一種半導體結構及其制造方法技術

本申請公開了一種半導體結構及其制造方法。該半導體結構包括：SOI襯底和位于所述SOI襯底上的MOSFET；所述SOI襯底自上而下包括SOI層、第一絕緣埋層、半導體埋層、第二絕緣埋層以及半導體襯底，所述半導體埋層中包含背柵區，所述背柵區為所述半導體埋層摻雜了第一極性的雜質后形成的區域；所述MOSFET包括柵堆疊和源/漏區，所述柵堆疊位于所述SOI層上，所述源/漏區位于所述SOI層中且位于所述柵堆疊的兩側；其中，所述背柵區中包括反摻雜區，所述反摻雜區位于所述柵堆疊下方，且包含第二極性的雜質，所述第一極性與第二極性相反。本發明專利技術的實施例適用于MOSFET的閾值調節。

【技術實現步驟摘要】

本專利技術涉及半導體制造領域,更具體地,涉及一種形成于超薄SOI (Semiconductoron Insulator,絕緣層上半導體)上的半導體結構及其制造方法。
技術介紹
隨著半導體器件的尺寸越來越小，器件的關鍵尺寸一柵長也變得越來越短。當金屬氧化物半導體場效應晶體管(MOSFET, Metal Oxide Semiconductor Field EffectTransistor)的柵長減小到45nm以下時，MOSFET的短溝道效應(SCE, Short ChannelEffect)會變得越來越明顯，包括器件的閾值電壓發生漂移，載流子的遷移率降低，以及漏極感應勢壘·降低(DIBL, Drain Induced Barrier Lower)等現象。 為了抑制短溝道效應，現有技術在半導體襯底與SOI結構之間增加一層半導體層，并進行離子摻雜形成背柵結構，通過對該背柵的電壓控制來達到對器件閾值電壓的調整，從而達到抑制短溝道效應的目的。然而采用這種方法，對于PMOS器件和nMOS器件，需要在背柵上施加不同的電壓值以調整閾值電壓，要求PMOS器件和nMOS器件有不同的背柵接觸，因而增大了背柵接觸面積，影響了半導體器件集成度的進一步提高。有鑒于此，需要提供一種新穎的半導體結構及其制造方法，以達到能夠分別調節pMOSFET和nMOSFET的閾值電壓的目的，并進一步提高器件的集成度。
技術實現思路
本專利技術的目的在于提供，以克服上述現有技術中的問題，提高器件的集成度并能夠分別調節pMOSFET和nMOSFET的閾值電壓。根據本專利技術的一方面，提供了一種半導體結構，包括S0I襯底和位于所述SOI襯底上的MOSFET ;所述SOI襯底自上而下包括SOI層、第一絕緣埋層、半導體埋層、第二絕緣埋層以及半導體襯底，所述半導體埋層中包含背柵區，所述背柵區為所述半導體埋層摻雜了第一極性的雜質后形成的區域；所述MOSFET包括柵堆疊和源/漏區，所述柵堆疊位于所述SOI層上，所述源/漏區位于所述SOI層中且位于所述柵堆疊的兩側；其中，所述背柵區中包括反摻雜區，所述反摻雜區位于所述柵堆疊下方，且包含第二極性的雜質，所述第一極性與第二極性相反。根據本專利技術的另一方面，提供了一種半導體結構的制造方法，包括以下步驟提供SOI襯底，所述SOI襯底自上而下包括SOI層、第一絕緣埋層、半導體埋層、第二絕緣埋層以及半導體襯底；在所述半導體埋層中摻雜第一極性的雜質以形成背柵區；在所述SOI層上形成M0SFET，所述MOSFET包括犧牲柵和源/漏區，所述犧牲柵位于所述SOI層上，在所述犧牲柵外側環繞有側墻，所述源/漏區位于所述SOI層中且位于所述犧牲柵的兩側；去除所述犧牲柵以在所述側墻內形成開口 ；向所述開口中注入第二極性的雜質，從而在所述開口下方的所述背柵區中形成反摻雜區，所述第二極性與第一極性相反；在所述開口中形成替代柵堆疊。本專利技術的實施例采用的半導體結構及其制造方法，通過在半導體埋層中形成的背柵結構中形成反摻雜區，該反摻雜區自對準于柵極，因而能夠對不同的MOSFET的閾值電壓進行調節。對于同一個半導體結構中同時具有pMOSFET或nMOSFET的情況，可以對部分器件的閾值電壓通過反摻雜區進行調節，則能夠達到通過一個背柵接觸同時控制pMOSFET或nMOSFET的閾值電壓的目的，大大提高了半導體制造的集成度。附圖說明通過以下參照附圖對本專利技術實施例的描述，本專利技術的上述以及其他目的、特征和優點將更為清楚，在附圖中 圖I 10示出了根據本專利技術實施例制造半導體結構的流程中各步驟對應的剖面圖。具體實施例方式以下，通過附圖中示出的具體實施例來描述本專利技術。但是應該理解，這些描述只是示例性的，而并非要限制本專利技術的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本專利技術的概念。在附圖中示出了根據本專利技術實施例的層結構示意圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細節，并且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。圖I 9詳細示出了根據本專利技術實施例制造半導體結構的流程中各步驟對應的剖面圖。以下，將參照這些附圖來對根據本專利技術實施例的各個步驟以及由此得到的半導體結構予以詳細說明。首先，如圖I所示，形成一個三疊層結構。具體地，首先提供一個常規的半導體襯底1000，在該襯底1000上形成第二絕緣埋層1002，例如可以采用淀積的方法形成氧化物埋層。接著在第二絕緣埋層1002上形成半導體埋層1004，例如可以通過淀積的方法形成多晶Si層。這樣就形成了一個包括半導體埋層1004/第二絕緣埋層1002/半導體襯底1000的三疊層結構。在本專利技術的實施例中，所述半導體襯底1000例如可以包括任何適合的半導體襯底材料，具體可以是但不限于硅、鍺、鍺化硅、SOI (絕緣體上硅)、碳化硅、砷化鎵或者任何III/V族化合物半導體等。根據現有技術公知的設計要求(例如P型襯底或者η型襯底)，襯底1000可以包括各種摻雜配置。此外，襯底1000可以可選地包括外延層，可以被應力改變以增強性能。所述半導體埋層還可以是單晶Si。形成半導體埋層1004的辦法還可以是在所述第二絕緣埋層1002上鍵和一層SOI結構。然后，如圖2所示，在所述的三疊層結構上形成第一絕緣埋層1006和SOI層1008。可以采用本領域普通技術人員熟知的智能剝離(SmartCut )方法在圖I所示的結構上形成一 SOI層1008。智能剝離技術具體為如圖3所示，準備一硅片A，將一定劑量的氫離子注入所述硅片A，將該硅片A中注入氫離子的表面與圖I所示的三疊層結構的上表面通過鍵合技術結合，在隨后的熱處理過程中，在注入氫離子的硅片A的投影射程處將形成微空腔層，并在該硅片A的表面形成SOI層。進一步將上述的SOI層從該表面射程處剝離，使該SOI層轉移到圖I所示的三疊層結構的表面上，從而得到如圖2所示的SOI襯底。該SOI層1008的厚度可以通過氫注入能量來控制。這個步驟與本專利技術的實質內容無關，可以查看當前現有技術以獲取具體的步驟和參數。形成半導體埋層1004的辦法也可以參考智能剝離技術。這樣就形成了如圖2所示的SOI襯底，自上而下包括SOI層1008、第一絕緣埋層1006、半導體埋層1004、第二絕緣埋層1002以及半導體襯底1000。接著，如圖4所示，將離子注入到半導體埋層1004，這樣就形成了背柵區。在這一個注入步驟中，采用的是第一極性的雜質。具體地，在離子注入步驟中注入的雜質類型和摻雜分布取決于MOSFET的類型以及閾 值電壓的目標值。如果希望提高器件的閾值電壓，對于η型M0SFET，可以采用P型雜質，例如硼(B或BF2)、銦(In)或其組合;對于P型M0SFET，可以則采用η型雜質，例如砷(As)、磷(P)或其組合。如果希望減小器件的閾值電壓，對于η型M0SFET，可以采用η型雜質，例如砷(As)、磷(P)或其組合;對于P型M0SFET，可以則采用P型雜質，例如硼(B或BF2)、銦(In)或其組合。離子注入步驟完成之后，可以按本文檔來自技高網...

【技術保護點】
一種半導體結構，包括：SOI襯底和位于所述SOI襯底上的MOSFET；所述SOI襯底自上而下包括SOI層、第一絕緣埋層、半導體埋層、第二絕緣埋層以及半導體襯底，所述半導體埋層中包含背柵區，所述背柵區為所述半導體埋層摻雜了第一極性的雜質后形成的區域；所述MOSFET包括柵堆疊和源/漏區，所述柵堆疊位于所述SOI層上，所述源/漏區位于所述SOI層中且位于所述柵堆疊的兩側；其中，所述背柵區中包括反摻雜區，所述反摻雜區自對準于所述柵堆疊，且包含第二極性的雜質摻雜，所述第一極性與第二極性相反。

【技術特征摘要】

【專利技術屬性】
技術研發人員：朱慧瓏，梁擎擎，駱志炯，尹海洲，
申請(專利權)人：中國科學院微電子研究所，
類型：發明
國別省市：