半導(dǎo)體結(jié)構(gòu)的制作方法技術(shù)

一種半導(dǎo)體結(jié)構(gòu)的制作方法，包括：提供絕緣體上硅襯底，所述絕緣體上硅襯底包括PMOS區(qū)域和NMOS區(qū)域；在所述PMOS區(qū)域上形成第一鰭部，所述第一鰭部頂部被第一硬掩膜塊覆蓋，側(cè)面暴露；在所述NMOS區(qū)域上形成第二鰭部，所述第二鰭部頂部和側(cè)面都暴露；采用退火工藝對所述第一鰭部和所述第二鰭部進行退火處理。所述半導(dǎo)體結(jié)構(gòu)的制作方法提高PMOS鰭式場效應(yīng)管和NMOS鰭式場效應(yīng)管的電流匹配性能。

Method for manufacturing semiconductor structure

Method of manufacturing a semiconductor structure includes providing a silicon on insulator substrate, the silicon on insulator substrate including PMOS and NMOS regions; the first fin is formed in the PMOS region, the first fin is at the top of the first hard mask block cover, side exposure; the fin is formed on the second NMOS, the second fin top and sides are exposed; the annealing process on the first and the second fin fin annealing. The fabrication method of the semiconductor structure improves the current matching performance of the PMOS fin type field effect tube and the NMOS fin type field effect transistor.

【技術(shù)實現(xiàn)步驟摘要】
半導(dǎo)體結(jié)構(gòu)的制作方法
本專利技術(shù)涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種半導(dǎo)體結(jié)構(gòu)的制作方法。
技術(shù)介紹
MOS晶體管通過在柵極施加電壓，調(diào)節(jié)通過溝道區(qū)域的電流來產(chǎn)生開關(guān)信號。但當半導(dǎo)體技術(shù)進入更小的節(jié)點時，傳統(tǒng)的平面式MOS晶體管對溝道電流的控制能力變?nèi)酰斐蓢乐氐穆╇娏鳌ｖ捠綀鲂?yīng)晶體管(FinFET)是一種多柵器件，它一般包括具有高深寬比的半導(dǎo)體鰭部，覆蓋部分所述鰭部的頂部和側(cè)壁的柵極結(jié)構(gòu)，位于所述柵極結(jié)構(gòu)兩側(cè)的鰭部內(nèi)的源區(qū)和漏區(qū)。然而，現(xiàn)有方法形成的半導(dǎo)體結(jié)構(gòu)中，PMOS鰭式場效應(yīng)管和NMOS鰭式場效應(yīng)管的電流匹配性能差。
技術(shù)實現(xiàn)思路
本專利技術(shù)解決的問題是提供一種新的半導(dǎo)體結(jié)構(gòu)的制作方法，以提高PMOS鰭式場效應(yīng)管和NMOS鰭式場效應(yīng)管的電流匹配性能。為解決上述問題，本專利技術(shù)提供一種半導(dǎo)體結(jié)構(gòu)的制作方法，包括：提供絕緣體上硅襯底，所述絕緣體上硅襯底包括PMOS區(qū)域和NMOS區(qū)域；在所述PMOS區(qū)域上形成第一鰭部，所述第一鰭部頂部被第一硬掩膜塊覆蓋，側(cè)面暴露；在所述NMOS區(qū)域上形成第二鰭部，所述第二鰭部頂部和側(cè)面都暴露；采用退火工藝對所述第一鰭部和所述第二鰭部進行退火處理。可選的，形成所述第一鰭部和所述第二鰭部的過程包括：在所述PMOS區(qū)域和所述NMOS區(qū)域上形成硬掩膜層；刻蝕所述硬掩膜層，直至在所述PMOS區(qū)域上的剩余所述硬掩膜層保留為第一初始硬掩膜塊，在所述NMOS區(qū)域上的剩余所述硬掩膜層保留為第二初始硬掩膜塊；刻蝕所述第二初始硬掩膜塊，直至剩余所述第二初始硬掩膜塊保留為第二硬掩膜塊；沿所述第一初始硬掩膜塊刻蝕所述PMOS區(qū)域，直至形成所述第一鰭部；沿所述第二硬掩膜塊刻蝕所述NMOS區(qū)域，直至形成所述第二鰭部；同時刻蝕所述第一初始硬掩膜塊和所述第二硬掩膜塊，直至所述第二硬掩膜塊被全部去除，剩余所述第一初始硬掩膜塊被保留為所述第一硬掩膜塊。可選的，刻蝕所述第二初始硬掩膜塊的過程包括：形成有機填充層覆蓋所述第一初始硬掩膜塊和所述第二初始硬掩膜塊；在所述有機填充層上形成光刻膠層，并圖案化所述光刻膠層，以去除位于所述NMOS區(qū)域上方的所述光刻膠層；以剩余所述光刻膠層為掩模，刻蝕所述有機填充層和所述第二初始硬掩膜塊，直至剩余所述第二初始硬掩膜塊保留為所述第二硬掩膜塊。可選的，所述硬掩膜層包括氧化硅層和氮化硅層，所述氧化硅層的厚度范圍為1nm～5nm，所述氮化硅的厚度范圍為60nm～600nm。可選的，所述有機填充層的厚度范圍為10nm～100nm，所述光刻膠層的厚度范圍為40nm～300nm。可選的，所述第二硬掩膜塊的厚度范圍為20nm～200nm。可選的，所述第一硬掩膜塊的厚度在20nm以上。可選的，所述退火工藝采用含氫氣的氣體環(huán)境。可選的，所述退火處理采用的溫度范圍為700℃～1000℃，采用的壓強范圍為400Torr～1000Torr，采用的處理時間范圍為100s～600s。可選的，在所述退火處理后，所述第一鰭部的高度范圍為20nm～100nm，所述第一鰭部的高度為兩倍所述第二鰭部的高度。與現(xiàn)有技術(shù)相比，本專利技術(shù)的技術(shù)方案具有以下優(yōu)點：本專利技術(shù)的技術(shù)方案具中，在PMOS區(qū)域上形成第一鰭部，第一鰭部頂部被第一硬掩膜塊覆蓋，側(cè)面暴露，在NMOS區(qū)域上形成第二鰭部，第二鰭部頂部和側(cè)面都暴露，然后，采用退火工藝對第一鰭部和第二鰭部進行退火處理。對于頂部被第一硬掩膜塊覆蓋的第一鰭部而言，其高度在退火處理之后基本保持不變，但是退火工藝能夠使頂部暴露的第二鰭部高度減小，使得第二鰭部的高度小于第一鰭部的高度。由鰭式場效應(yīng)管的結(jié)構(gòu)特點可知，最終形成的NMOS鰭式場效應(yīng)管的溝道寬度會相應(yīng)小于PMOS鰭式場效應(yīng)管的溝道寬度，從而使后續(xù)通過NMOS鰭式場效應(yīng)管和PMOS鰭式場效應(yīng)管的電流大小相互接近，即提高PMOS鰭式場效應(yīng)管和NMOS鰭式場效應(yīng)管的電流匹配性能。進一步，第一硬掩膜塊的厚度在20nm以上。當?shù)谝挥惭谀K的厚度在20nm以上時，第一鰭部頂部處于受保護的狀態(tài)，從而保證第一鰭部的高度不受影響。而第二鰭部頂部處于暴露狀態(tài)，在退火時第二鰭部的高度會減小。因此，在設(shè)置第一硬掩膜塊的厚度在20nm以上時，能夠保證后續(xù)第一鰭部和第二鰭部在經(jīng)過退火處理后，產(chǎn)生足夠的高度差。附圖說明圖1至圖7是本專利技術(shù)實施例所提供的半導(dǎo)體結(jié)構(gòu)的制作方法各步驟對應(yīng)結(jié)構(gòu)示意圖。具體實施方式正如
技術(shù)介紹
所述，現(xiàn)有方法形成的半導(dǎo)體結(jié)構(gòu)中，PMOS鰭式場效應(yīng)管和NMOS鰭式場效應(yīng)管的電流匹配性能差。經(jīng)專利技術(shù)人分析，主要原因在于：PMOS鰭式場效應(yīng)管和NMOS鰭式場效應(yīng)管中，分別利用空穴和電子作為載流子，而空穴的遷移率和電子的遷移率不同，在一定范圍的充電密度(摻雜密度)時，電子遷移率大約是空穴遷移率的兩倍(μeff(e)≈2μeff(h))。此時，如果PMOS鰭式場效應(yīng)管和NMOS鰭式場效應(yīng)管的鰭部高度相等，在相同工作電壓條件下，NMOS鰭式場效應(yīng)管通過的電流強度會約為PMOS鰭式場效應(yīng)管通過的電流強度的兩倍，兩者電流強度差異較大，即此時PMOS鰭式場效應(yīng)管和NMOS鰭式場效應(yīng)管的電流匹配性能差。為此，本專利技術(shù)提供一種新的半導(dǎo)體結(jié)構(gòu)的制作方法，所述方法在PMOS區(qū)域上形成第一鰭部，所述第一鰭部頂部被第一硬掩膜塊覆蓋，側(cè)面暴露，在NMOS區(qū)域上形成第二鰭部，所述第二鰭部頂部和側(cè)面都暴露，然后，采用退火工藝對所述第一鰭部和所述第二鰭部進行退火處理。對于頂部被第一硬掩膜塊覆蓋的所述第一鰭部而言，其高度在退火處理之后基本保持不變，但是退火工藝能夠使頂部暴露的所述第二鰭部高度減小，從而使所述第二鰭部的高度小于所述第一鰭部的高度。所述第二鰭部高度小于所述第一鰭部，由鰭式場效應(yīng)管的結(jié)構(gòu)特點可知，最終形成的NMOS鰭式場效應(yīng)管的溝道寬度會相應(yīng)小于PMOS鰭式場效應(yīng)管的溝道寬度，從而使后續(xù)通過NMOS鰭式場效應(yīng)管和PMOS鰭式場效應(yīng)管的電流大小相互接近，即提高PMOS鰭式場效應(yīng)管和NMOS鰭式場效應(yīng)管的電流匹配性能。為使本專利技術(shù)的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本專利技術(shù)的具體實施例做詳細的說明。本專利技術(shù)實施例提供一種半導(dǎo)體結(jié)構(gòu)的制作方法，請參考圖1至圖7。請參考圖1，所述半導(dǎo)體結(jié)構(gòu)的制作方法首先提供絕緣體上硅襯底。絕緣體上硅襯底通常包括底基底層、氧化層110和頂硅層120，其中基底層未示出。氧化層110可以是一層埋氧化層。本實施例中，絕緣體上硅襯底包括PMOS區(qū)域(未標注)和NMOS區(qū)域(未標注)。PMOS區(qū)域，用于后續(xù)形成PMOS鰭式場效應(yīng)管，NMOS區(qū)域，用于后續(xù)形成NMOS鰭式場效應(yīng)管。需要說明的是，本實施例中，采用豎直虛線(未標注)將PMOS區(qū)域和NMOS區(qū)域分開，位于虛線左邊的區(qū)域為PMOS區(qū)域，位于虛線右邊的區(qū)域為NMOS區(qū)域。本說明書的其它附圖(圖2至圖7)沿用此操作，在此一并說明。請結(jié)合參考圖1至圖5，本實施例后續(xù)在PMOS區(qū)域上形成第一鰭部1201(請參考圖5)，第一鰭部1201頂部被第一硬掩膜塊131(請參考圖5)覆蓋，第一鰭部1201側(cè)面暴露，并在NMOS區(qū)域上形成第二鰭部1202(請參考圖5)，第二鰭部1202頂部和側(cè)面都暴露。上述形成第一鰭部1201和第二鰭部1202的過程可以包括步驟一至步驟五，以下結(jié)合圖1至圖5進行說明。步驟一，本文檔來自技高網(wǎng)...

【技術(shù)保護點】
一種半導(dǎo)體結(jié)構(gòu)的制作方法，其特征在于，包括：提供絕緣體上硅襯底，所述絕緣體上硅襯底包括PMOS區(qū)域和NMOS區(qū)域；在所述PMOS區(qū)域上形成第一鰭部，所述第一鰭部頂部被第一硬掩膜塊覆蓋，側(cè)面暴露；在所述NMOS區(qū)域上形成第二鰭部，所述第二鰭部頂部和側(cè)面都暴露；采用退火工藝對所述第一鰭部和所述第二鰭部進行退火處理。

【技術(shù)特征摘要】
1.一種半導(dǎo)體結(jié)構(gòu)的制作方法，其特征在于，包括：提供絕緣體上硅襯底，所述絕緣體上硅襯底包括PMOS區(qū)域和NMOS區(qū)域；在所述PMOS區(qū)域上形成第一鰭部，所述第一鰭部頂部被第一硬掩膜塊覆蓋，側(cè)面暴露；在所述NMOS區(qū)域上形成第二鰭部，所述第二鰭部頂部和側(cè)面都暴露；采用退火工藝對所述第一鰭部和所述第二鰭部進行退火處理。2.如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制作方法，其特征在于，形成所述第一鰭部和所述第二鰭部的過程包括：在所述PMOS區(qū)域和所述NMOS區(qū)域上形成硬掩膜層；刻蝕所述硬掩膜層，直至在所述PMOS區(qū)域上的剩余所述硬掩膜層保留為第一初始硬掩膜塊，在所述NMOS區(qū)域上的剩余所述硬掩膜層保留為第二初始硬掩膜塊；刻蝕所述第二初始硬掩膜塊，直至剩余所述第二初始硬掩膜塊保留為第二硬掩膜塊；沿所述第一初始硬掩膜塊刻蝕所述PMOS區(qū)域，直至形成所述第一鰭部；沿所述第二硬掩膜塊刻蝕所述NMOS區(qū)域，直至形成所述第二鰭部；同時刻蝕所述第一初始硬掩膜塊和所述第二硬掩膜塊，直至所述第二硬掩膜塊被全部去除，剩余所述第一初始硬掩膜塊被保留為所述第一硬掩膜塊。3.如權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)的制作方法，其特征在于，刻蝕所述第二初始硬掩膜塊的過程包括：形成有機填充層覆蓋所述第一初始硬掩膜塊和所述第二初始硬掩膜塊；在所述有機填充層上形成光刻膠層，并圖案化所述光刻膠層，...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：韓秋華，潘亞武，吳端毅，
申請(專利權(quán))人：中芯國際集成電路制造上海有限公司，中芯國際集成電路制造北京有限公司，
類型：發(fā)明
國別省市：上海,31