半導體結構的制造方法技術

一種半導體結構的制造方法，包括：形成包括第一區域和第二區域的襯底、凸出于第一區域襯底的第一鰭部和凸出于第二區域襯底的第二鰭部；在第一鰭部形成第一偽柵結構，包括柵氧化層和第一偽柵電極層，在第二鰭部形成第二偽柵結構，包括偽柵氧化層和第二偽柵電極層；去除第一偽柵電極層和第二偽柵電極層后對柵氧化層和偽柵氧化層進行第一退火工藝；對柵氧化層和偽柵氧化層進行摻氮工藝及第二退火工藝；分別在第一鰭部、第二鰭部表面形成第一柵極結構和第二柵極結構。本發明專利技術先對柵氧化層進行第一退火工藝，再對柵氧化層進行摻氮工藝，避免被氮化的部分所述柵氧化層因所述第一退火工藝再次被氧化，進而提高半導體器件的電學性。

Method for manufacturing semiconductor structure

Method of fabricating a semiconductor structure: second fin formation includes a substrate, a convex first and second regions in the first region of a first fin and protrudes from the second area of the substrate; forming a first dummy gate structure in the first fin, including a gate oxide layer and a gate electrode layer is formed of a pseudo second. The dummy gate structure at the second fin, including pseudo gate oxide layer and the second dummy gate electrode layer; removing the first dummy gate electrode layer and the second electrode layer of the first dummy gate after the annealing process on the gate oxide layer and the dummy gate oxide layer; nitrogen doped process and two annealing process on the gate oxide layer and the dummy gate oxide layer in the first part, respectively; second fin fin surface forming a first gate structure and the second gate structure. The present invention first annealing process on the gate oxide layer of nitrogen doped process on the gate oxide layer to avoid being part of the gate oxide nitride layer for the first annealing process is oxidized again, so as to improve the electrical properties of semiconductor devices.

【技術實現步驟摘要】
半導體結構的制造方法
本專利技術涉及半導體領域，尤其涉及一種半導體結構的制造方法。
技術介紹
在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小。為了適應特征尺寸的減小，MOSFET場效應管的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力隨之變差，柵極電壓夾斷(pinchoff)溝道的難度也越來越大，使得亞閾值漏電(subthresholdleakage)現象，即所謂的短溝道效應(SCE：short-channeleffects)更容易發生。因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET中，柵至少可以從兩側對超薄體(鰭部)進行控制，具有比平面MOSFET器件強得多的柵對溝道的控制能力，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，具有更好的現有的集成電路制作技術的兼容性。鰭式場效應管按照功能區分主要分為核心(Core)器件和周邊(I/O)器件(或稱為輸入/輸出器件)。按照鰭式場效應管的電性類型區分，核心器件可分為核心NMOS器件和核心PMOS器件，周邊器件可分為周邊NMOS器件和周邊PMOS器件。通常情況下，周邊器件的工作電壓比核心器件的工作電壓大的多。為防止電擊穿等問題，當器件的工作電壓越大時，要求器件的柵介質層的厚度越厚，因此，周邊器件的柵介質層的厚度通常大于核心器件的柵介質層的厚度。但是，現有技術形成的半導體器件的電學性能較差。
技術實現思路
本專利技術解決的問題是提供一種半導體結構的制造方法，提高半導體器件的電學性能。為解決上述問題，本專利技術提供一種半導體結構的制造方法。包括如下步驟：形成半導體基底，所述半導體基底包括襯底、凸出于所述襯底的鰭部，所述襯底包括第一區域和第二區域，凸出于所述第一區域襯底的鰭部為第一鰭部，凸出于所述第二區域襯底的鰭部為第二鰭部；在所述第一鰭部表面形成第一偽柵結構并在所述第二鰭部表面形成第二偽柵結構，其中，所述第一偽柵結構包括柵氧化層和第一偽柵電極層，所述第二偽柵結構包括偽柵氧化層和第二偽柵電極層；在所述半導體基底表面形成介質層，所述介質層與所述第一偽柵結構和第二偽柵結構齊平并露出所述第一偽柵電極層和第二偽柵電極層；去除所述第一偽柵電極層，暴露出部分柵氧化層并在所述介質層內形成第一開口，去除所述第二偽柵電極層，暴露出部分偽柵氧化層并在所述介質層內形成第二開口；對所述第一開口底部的柵氧化層以及所述第二開口底部的偽柵氧化層進行第一退火工藝；第一退火工藝后，對所述第一開口底部的柵氧化層以及所述第二開口底部的偽柵氧化層進行摻氮工藝；所述摻氮工藝之后，去除所述第二開口底部的偽柵氧化層，暴露出所述第二鰭部的部分表面；去除所述第二開口底部的偽柵氧化層之后，對所述第一鰭部和第二鰭部進行第二退火工藝；第二退火工藝后，在所述柵氧化層表面、第一開口側壁以及第二開口的底部和側壁上形成柵介質層；在所述第一開口和第二開口中填充金屬層，位于所述第一開口中的柵氧化層、柵介質層和金屬層用于構成第一柵極結構，位于所述第二開口中的柵介質層和金屬層用于構成第二柵極結構。與現有技術相比，本專利技術的技術方案具有以下優點：本專利技術在去除所述第一偽柵電極層和第二偽柵電極層之后，先對所述柵氧化層和偽柵氧化層進行第一退火工藝，以修復形成所述第一偽柵結構和第二偽柵結構的刻蝕工藝對所述柵氧化層和偽柵氧化層造成的損傷；然后再對所述第一開口底部的柵氧化層以及所述第二開口底部的偽柵氧化層進行摻氮工藝，使部分所述柵氧化層和偽柵氧化層被氮化。由于所述摻氮工藝在所述第一退火工藝之后進行，可以避免被氮化的部分所述柵氧化層和偽柵氧化層因所述第一退火工藝再次被氧化，提高對所述柵氧化層和偽柵氧化層的摻氮效果，從而更好地降低所述柵氧化層的電性厚度，進而提高半導體器件的TDDB可靠性性能。附圖說明圖1至圖5是現有技術一種半導體結構的制造方法各步驟對應的結構示意圖；圖6至圖20是本專利技術半導體結構的制造方法一實施例中各步驟對應結構示意圖。具體實施方式現有技術的半導體器件的電性能較差，結合現有技術半導體結構制造方法分析其原因。參考圖1至圖5，示出了現有技術半導體結構的制造方法各步驟對應的結構示意圖。所述半導體結構的制造方法包括以下步驟：參考圖1，形成半導體基底，所述半導體基底包括襯底100、凸出于所述襯底100的鰭部；所述襯底100包括第一區域Ⅰ和第二區域Ⅱ，凸出于所述第一區域Ⅰ襯底100的鰭部為第一鰭部110，凸出于所述第二區域Ⅱ襯底100的鰭部為第二鰭部120。所述第一區域Ⅰ襯底用于形成周邊器件，所述第二區域Ⅱ襯底用于形成核心器件。具體地，所述半導體基底還包括位于所述第一區域Ⅰ的第一偽柵結構(未標示)、位于所述第二區域Ⅱ的第二偽柵結構(未標示)、位于所述第一偽柵結構兩側的第一區域源、漏區113以及位于所述第二偽柵結構兩側的第二區域源、漏區123。其中，所述第一偽柵結構包括位于所述第一鰭部110表面的柵氧化層111以及位于所述柵氧化層111表面的第一偽柵電極層112，所述第二偽柵結構包括位于所述第二鰭部120表面的偽柵氧化層121以及位于所述偽柵氧化層121表面的第二偽柵電極層122。所述半導體基底還包括覆蓋所述第一偽柵結構和第二偽柵結構的介質層130。需要說明的是，形成所述柵氧化層111和偽柵氧化層121的工藝還包括：對所述柵氧化層111和偽柵氧化層121進行摻氮工藝，并在摻氮工藝后對所述柵氧化層111和偽柵氧化層121進行氮化后熱退火處理。參考圖2，刻蝕去除所述第一偽柵電極層112(如圖1所示)，暴露出部分所述柵氧化層111表面并在所述介質層130內形成第一開口200；去除所述第二偽柵電極層122(如圖1所示)，暴露出部分所述偽柵氧化層121表面并在所述介質層130內形成第二開口210。需要說明的是，去除所述第一偽柵電極層112和第二偽柵電極層122后，對所述柵氧化層111和偽柵氧化層121進行熱退火處理，以修復形成所述第一偽柵結構和第二偽柵結構的工藝對所述柵氧化層111和偽柵氧化層121造成的損傷。參考圖3，形成覆蓋所述第一區域Ⅰ的第一圖形層300，所述第一圖形層300覆蓋所述第一區域Ⅰ的介質層130并填充滿所述第一開口200(如圖2所示)，暴露出所述第二開口210底部的偽柵氧化層121(如圖2所示)；以所述第一圖形層300為掩膜，刻蝕去除所述第二開口210底部的偽柵氧化層121；刻蝕去除所述偽柵氧化層121后，去除所述第一圖形層300。參考圖4，在所述第一開口200(如圖2所示)底部的柵氧化層111表面形成第一界面層115，在所述第二開口210(如圖2所示)底部形成第二界面層125；在所述第一界面層115表面、第一開口200側壁、第二界面層125表面以及第二開口210側壁形成柵介質層150，所述柵介質層150還覆蓋所述介質層130表面；在所述柵介質層150表面形成功函數層160。參考圖5，分別在所述第一鰭部110和第二鰭部120表面形成第一柵極結構(圖未示)和第二柵極結構(圖未示)。其中，所述第一柵極結構包括柵氧化層11本文檔來自技高網...

【技術保護點】
一種半導體結構的制造方法，其特征在于，包括：形成半導體基底，所述半導體基底包括襯底、凸出于所述襯底的鰭部，所述襯底包括第一區域和第二區域，凸出于所述第一區域襯底的鰭部為第一鰭部，凸出于所述第二區域襯底的鰭部為第二鰭部；在所述第一鰭部表面形成第一偽柵結構并在所述第二鰭部表面形成第二偽柵結構，其中，所述第一偽柵結構包括柵氧化層和第一偽柵電極層，所述第二偽柵結構包括偽柵氧化層和第二偽柵電極層；在所述半導體基底表面形成介質層，所述介質層與所述第一偽柵結構和第二偽柵結構齊平并露出所述第一偽柵電極層和第二偽柵電極層；去除所述第一偽柵電極層，暴露出部分柵氧化層并在所述介質層內形成第一開口，去除所述第二偽柵電極層，暴露出部分偽柵氧化層并在所述介質層內形成第二開口；對所述第一開口底部的柵氧化層以及所述第二開口底部的偽柵氧化層進行第一退火工藝；第一退火工藝后，對所述第一開口底部的柵氧化層以及所述第二開口底部的偽柵氧化層進行摻氮工藝；所述摻氮工藝之后，去除所述第二開口底部的偽柵氧化層，暴露出所述第二鰭部的部分表面；去除所述第二開口底部的偽柵氧化層之后，對所述第一鰭部和第二鰭部進行第二退火工藝；第二退火工藝后，在所述柵氧化層表面、第一開口側壁以及第二開口的底部和側壁上形成柵介質層；在所述第一開口和第二開口中填充金屬層，位于所述第一開口中的柵氧化層、柵介質層和金屬層用于構成第一柵極結構，位于所述第二開口中的柵介質層和金屬層用于構成第二柵極結構。...

【技術特征摘要】
1.一種半導體結構的制造方法，其特征在于，包括：形成半導體基底，所述半導體基底包括襯底、凸出于所述襯底的鰭部，所述襯底包括第一區域和第二區域，凸出于所述第一區域襯底的鰭部為第一鰭部，凸出于所述第二區域襯底的鰭部為第二鰭部；在所述第一鰭部表面形成第一偽柵結構并在所述第二鰭部表面形成第二偽柵結構，其中，所述第一偽柵結構包括柵氧化層和第一偽柵電極層，所述第二偽柵結構包括偽柵氧化層和第二偽柵電極層；在所述半導體基底表面形成介質層，所述介質層與所述第一偽柵結構和第二偽柵結構齊平并露出所述第一偽柵電極層和第二偽柵電極層；去除所述第一偽柵電極層，暴露出部分柵氧化層并在所述介質層內形成第一開口，去除所述第二偽柵電極層，暴露出部分偽柵氧化層并在所述介質層內形成第二開口；對所述第一開口底部的柵氧化層以及所述第二開口底部的偽柵氧化層進行第一退火工藝；第一退火工藝后，對所述第一開口底部的柵氧化層以及所述第二開口底部的偽柵氧化層進行摻氮工藝；所述摻氮工藝之后，去除所述第二開口底部的偽柵氧化層，暴露出所述第二鰭部的部分表面；去除所述第二開口底部的偽柵氧化層之后，對所述第一鰭部和第二鰭部進行第二退火工藝；第二退火工藝后，在所述柵氧化層表面、第一開口側壁以及第二開口的底部和側壁上形成柵介質層；在所述第一開口和第二開口中填充金屬層，位于所述第一開口中的柵氧化層、柵介質層和金屬層用于構成第一柵極結構，位于所述第二開口中的柵介質層和金屬層用于構成第二柵極結構。2.如權利要求1所述的半導體結構的制造方法，其特征在于，所述柵氧化層和偽柵氧化層的材料為氧化硅。3.如權利要求1所述的半導體結構的制造方法，其特征在于，形成所述柵氧化層和偽柵氧化層的工藝為原位蒸汽生成氧化工藝。4.如權利要求3所述的半導體結構的制造方法，其特征在于，所述原位蒸汽生成氧化工藝的工藝參數包括：提供O2和H2，O2流量為1sccm至30sccm，H2流量為1.5sccm至15sccm，腔室溫度為700攝氏度至1200攝氏度。5.如權利要求1所述的半導體結構的制造方法，其特征在于，所述第一退火工藝為快速熱退火工藝。6.如權利要求5所述的半導體結構的制造方法，其特征在于，所述第一退火工藝的工藝參數包括：退火溫度為700攝氏度至1000攝氏度，工藝時間為5秒至20秒，壓強為50托至300托，反應氣體為氧氣，輔助氣體為氮氣，氧氣與氮氣的氣體流量比值為1：20至1：5。7.如權利要求1所述的半導體結構的制造方法，其特征在于，所述摻氮工藝為等離子體氮化工藝。8.如權利要求7所述的半導體結構的制造方法，其特征在于，所述摻氮工藝的工藝參數包括：功率為600瓦至1000瓦，壓強為10毫托至30毫托，工藝時間為10秒至30秒，反應氣體為氮氣，輔助氣體為氦氣，氮氣的氣體流量為50每分鐘標準毫升至120每分鐘標準毫升，氦氣的氣體流量為80每分鐘標準毫升至150每分鐘標準毫升。9.如權利要求1所述的半導體結構的制造方法，其特征在于，去除所述第二開口底部的偽柵氧化層之后，對所述第一鰭部和第二鰭部進行第二退火工藝之前，還包括：對所述第一開口底部的柵氧化層以及第二開口底部的第二鰭部表面進行柵氧化層生長表面處理工藝。10.如權利要求9所述的半導體結構的制造方法，其特征在于，所述柵氧化層生長表面處理的工藝參數包括：功率為300瓦至600瓦，壓強為10毫托至30毫托，工藝時間為10秒至30秒，反應氣體為氮氣，輔助氣體為氦氣，氮氣的...

【專利技術屬性】
技術研發人員：周飛，
申請(專利權)人：中芯國際集成電路制造上海有限公司，中芯國際集成電路制造北京有限公司，
類型：發明
國別省市：上海,31