半導體結構的制造方法技術

一種半導體結構的制造方法，包括：形成包括第一區域和第二區域的襯底；在襯底上形成圖形化的硬掩膜層；在第一區域形成第一偽柵結構，包括第一偽柵氧化層和第一偽柵電極層，在第二區域形成第二偽柵結構，包括第二偽柵氧化層和第二偽柵電極層；去除第一偽柵結構頂部的硬掩膜層和第一偽柵結構；在第一鰭部表面形成第一柵氧化層；去除第二偽柵結構頂部的硬掩膜層和第二偽柵結構；分別在第一區域、第二區域形成第一柵極結構和第二柵極結構。本發明專利技術采用硬掩膜層保護第二偽柵結構，避免第二偽柵電極層因形成第一柵氧化層的氧化工藝而被氧化形成氧化層，從而避免去除氧化層的工藝對介質層造成損耗，進而提高半導體器件的電學性能。

Method for manufacturing semiconductor structure

Method of fabricating a semiconductor structure includes a substrate forming a first region and a second region; forming a hard mask layer patterned on a substrate; forming a first dummy gate structure in the first area, including first dummy gate oxide layer and a first gate electrode layer is formed of second pseudo, pseudo gate structure in the second region, including second the pseudo gate oxide layer and the gate electrode second pseudo layer; removing the first pseudo gate structure at the top of the hard mask layer and the first dummy gate structure is formed on the first surface of the fin; the first gate oxide layer; a hard mask layer and second pseudo gate structure removing the top second pseudo grid structure respectively; forming a first gate structure and the second gate structure in the first region and a second region. The invention adopts the hard mask to protect the second dummy gate structure, to avoid the pseudo second gate electrode layer due to oxidation process to form a first gate oxide layer is oxidized to form an oxide layer, so as to avoid the process of removing the oxide layer caused by the loss of the dielectric layer, so as to improve the electrical properties of semiconductor devices can.

【技術實現步驟摘要】
半導體結構的制造方法
本專利技術涉及半導體領域，尤其涉及一種半導體結構的制造方法。
技術介紹
在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小。為了適應特征尺寸的減小，MOSFET場效應管的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極對溝道的控制能力隨之變差，柵極電壓夾斷(pinchoff)溝道的難度也越來越大，使得亞閾值漏電(subthresholdleakage)現象，即所謂的短溝道效應(SCE：short-channeleffects)更容易發生。因此，為了更好的適應特征尺寸的減小，半導體工藝逐漸開始從平面MOSFET晶體管向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應管(FinFET)。FinFET中，柵至少可以從兩側對超薄體(鰭部)進行控制，具有比平面MOSFET器件強得多的柵對溝道的控制能力，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，具有更好的現有的集成電路制作技術的兼容性。鰭式場效應管按照功能區分主要分為核心(Core)器件和周邊(I/O)器件(或稱為輸入/輸出器件)。按照鰭式場效應管的電性類型區分，核心器件可分為核心NMOS器件和核心PMOS器件，周邊器件可分為周邊NMOS器件和周邊PMOS器件。通常情況下，周邊器件的工作電壓比核心器件的工作電壓大的多。為防止電擊穿等問題，當器件的工作電壓越大時，要求器件的柵介質層的厚度越厚，因此，周邊器件的柵介質層的厚度通常大于核心器件的柵介質層的厚度。但是，現有技術形成的半導體器件的電學性能較差。
技術實現思路
本專利技術解決的問題是提供一種半導體結構的制造方法，提高半導體器件的電學性能。為解決上述問題，本專利技術提供一種半導體結構的制造方法。包括如下步驟：形成半導體基底，所述半導體基底包括襯底、凸出于所述襯底的鰭部，所述襯底包括第一區域和第二區域，凸出于所述第一區域襯底的鰭部為第一鰭部，凸出于所述第二區域襯底的鰭部為第二鰭部；在所述半導體基底表面形成偽柵氧化膜以及位于所述偽柵氧化膜表面的偽柵電極膜，在所述偽柵電極膜表面形成圖形化的硬掩膜層；以所述硬掩膜層為掩膜，刻蝕所述偽柵電極膜和偽柵氧化膜，在所述第一鰭部表面形成第一偽柵結構并在所述第二鰭部表面形成第二偽柵結構，其中，所述第一偽柵結構包括第一偽柵氧化層和第一偽柵電極層，所述第二偽柵結構包括第二偽柵氧化層和第二偽柵電極層；在所述半導體基底表面形成介質層，所述介質層與所述硬掩膜層齊平并露出所述硬掩膜層頂部表面；去除所述第一偽柵電極層表面的硬掩膜層和第一偽柵結構，暴露出所述第一鰭部的部分表面并在所述介質層內形成第一開口；在所述第一開口底部的第一鰭部表面形成第一柵氧化層；在形成所述第一柵氧化層之后，去除所述第二偽柵電極層表面的硬掩膜層和第二偽柵結構，暴露出所述第二鰭部的部分表面并在所述介質層內形成第二開口；在所述第一柵氧化層表面、第一開口側壁以及第二開口的底部和側壁上形成柵介質層；在所述第一開口和第二開口中填充金屬層，位于所述第一開口中的第一柵氧化層、柵介質層和金屬層構成第一柵極結構，位于所述第二開口中的柵介質層和金屬層構成第二柵極結構。可選的，在所述第一開口和第二開口中填充金屬層，位于所述第一開口中的第一柵氧化層、柵介質層和金屬層構成第一柵極結構，位于所述第二開口中的柵介質層和金屬層構成第二柵極結構。可選的，所述第一偽柵氧化層和第二偽柵氧化層的材料為氧化硅。可選的，形成所述第一偽柵氧化層和第二偽柵氧化層的工藝為原子層沉積工藝。可選的，所述原子層沉積工藝的工藝參數包括：向原子層沉積室內通入的前驅體為含硅的前驅體，工藝溫度為80攝氏度至300攝氏度，壓強為0.1托至20托，沉積次數為5次至50次。可選的，去除所述第一偽柵電極層表面的硬掩膜層和第一偽柵結構的步驟包括：在所述半導體基底表面形成光刻膠層，所述光刻膠層覆蓋所述第二偽柵電極層表面的硬掩膜層表面和第二鰭部表面并暴露出所述第一偽柵電極層表面的硬掩膜層；以所述光刻膠層為掩膜，依次刻蝕去除所述第一偽柵電極層表面的硬掩膜層、第一偽柵電極層和第一偽柵氧化層直至暴露出所述第一鰭部的部分表面；去除所述光刻膠層。可選的，去除所述第二偽柵電極層表面的硬掩膜層和第二偽柵結構的步驟包括：在所述半導體基底表面形成深紫外光吸收氧化層，所述深紫外光吸收氧化層覆蓋所述第一柵氧化層表面和第一鰭部表面并暴露出所述第二偽柵電極層表面的硬掩膜層；以所述深紫外光吸收氧化層為掩膜，依次刻蝕去除所述第二偽柵電極層表面的硬掩膜層、第二偽柵電極層和第二偽柵氧化層直至暴露出所述第二鰭部的部分表面；去除所述深紫外光吸收氧化層。可選的，去除所述第一、第二偽柵電極層表面的硬掩膜層的工藝為濕法刻蝕工藝。可選的，所述濕法刻蝕工藝所采用的溶液為磷酸溶液。可選的，去除所述第一、第二偽柵結構的工藝為等離子體干法刻蝕工藝。可選的，所述第一柵氧化層的材料為氧化硅。可選的，形成所述第一柵氧化層的工藝為原位蒸汽生成氧化工藝。可選的，所述原位蒸汽生成氧化工藝的工藝參數包括：提供O2和H2，O2流量為1sccm至30sccm，H2流量為1.5sccm至15sccm，腔室溫度為700攝氏度至1200攝氏度。可選的，所述柵介質層的材料為HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。可選的，所述第一區域為N型區或P型區，所述第二區域為N型區或P型區，所述第一區域和第二區域類型相同。可選的，在所述第一柵氧化層表面、第一開口側壁以及第二開口的底部和側壁上形成柵介質層后，在所述第一開口和第二開口中填充金屬層之前，還包括：在所述柵介質層表面形成功函數層；所述第一區域和第二區域為N型區，所述功函數層為N型功函數材料；或者，所述第一區域和第二區域為P型區，所述功函數層為P型功函數材料。可選的，所述第一區域和第二區域為N型區，所述功函數層的材料包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一種或幾種；或者，所述第一區域和第二區域為P型區，所述功函數層的材料包括Ta、TiN、TaN、TaSiN和TiSiN中的一種或幾種。可選的，形成所述第一柵極結構和第二柵極結構的步驟包括：在所述第一開口底部的第一柵氧化層表面、第一開口側壁、第二開口底部以及第二開口側壁上形成柵介質層，所述柵介質層還覆蓋所述介質層頂部表面；在所述柵介質層表面形成功函數層；在所述功函數層表面形成金屬層，所述金屬層填充滿所述第一開口和第二開口且所述金屬層頂部高于所述介質層頂部；研磨去除高于所述介質層頂部的金屬層，在所述第一區域的功函數層表面形成第一柵電極層，在所述第二區域的功函數層表面形成第二柵電極層。可選的，研磨去除高于所述介質層頂部的金屬層的同時，研磨去除高于所述介質層頂部的柵介質層和功函數層，在所述第一區域形成位于所述第一柵氧化層表面和第一開口側壁的第一柵介質層，以及位于所述第一柵介質層表面的第一功函數層；在所述第二區域形成位于所述第二開口底部和側壁的第二柵介質層以及位于所述第二柵介質層表面的第二功函數層。與現有技術相比，本專利技術的技術方案具有以下優點：本專利技術在形成第一偽柵結構和第二偽柵結構后保留所述本文檔來自技高網...

【技術保護點】
一種半導體結構的制造方法，其特征在于，包括：形成半導體基底，所述半導體基底包括襯底、凸出于所述襯底的鰭部，所述襯底包括第一區域和第二區域，凸出于所述第一區域襯底的鰭部為第一鰭部，凸出于所述第二區域襯底的鰭部為第二鰭部；在所述半導體基底表面形成偽柵氧化膜以及位于所述偽柵氧化膜表面的偽柵電極膜，在所述偽柵電極膜表面形成圖形化的硬掩膜層；以所述硬掩膜層為掩膜，刻蝕所述偽柵電極膜和偽柵氧化膜，在所述第一鰭部表面形成第一偽柵結構并在所述第二鰭部表面形成第二偽柵結構，其中，所述第一偽柵結構包括第一偽柵氧化層和第一偽柵電極層，所述第二偽柵結構包括第二偽柵氧化層和第二偽柵電極層；在所述半導體基底表面形成介質層，所述介質層與所述硬掩膜層齊平并露出所述硬掩膜層頂部表面；去除所述第一偽柵電極層表面的硬掩膜層和第一偽柵結構，暴露出所述第一鰭部的部分表面并在所述介質層內形成第一開口；在所述第一開口底部的第一鰭部表面形成第一柵氧化層；在形成所述第一柵氧化層之后，去除所述第二偽柵電極層表面的硬掩膜層和第二偽柵結構，暴露出所述第二鰭部的部分表面并在所述介質層內形成第二開口；在所述第一柵氧化層表面、第一開口側壁以及第二開口的底部和側壁上形成柵介質層；在所述第一開口和第二開口中填充金屬層，位于所述第一開口中的第一柵氧化層、柵介質層和金屬層構成第一柵極結構，位于所述第二開口中的柵介質層和金屬層構成第二柵極結構。...

【技術特征摘要】
1.一種半導體結構的制造方法，其特征在于，包括：形成半導體基底，所述半導體基底包括襯底、凸出于所述襯底的鰭部，所述襯底包括第一區域和第二區域，凸出于所述第一區域襯底的鰭部為第一鰭部，凸出于所述第二區域襯底的鰭部為第二鰭部；在所述半導體基底表面形成偽柵氧化膜以及位于所述偽柵氧化膜表面的偽柵電極膜，在所述偽柵電極膜表面形成圖形化的硬掩膜層；以所述硬掩膜層為掩膜，刻蝕所述偽柵電極膜和偽柵氧化膜，在所述第一鰭部表面形成第一偽柵結構并在所述第二鰭部表面形成第二偽柵結構，其中，所述第一偽柵結構包括第一偽柵氧化層和第一偽柵電極層，所述第二偽柵結構包括第二偽柵氧化層和第二偽柵電極層；在所述半導體基底表面形成介質層，所述介質層與所述硬掩膜層齊平并露出所述硬掩膜層頂部表面；去除所述第一偽柵電極層表面的硬掩膜層和第一偽柵結構，暴露出所述第一鰭部的部分表面并在所述介質層內形成第一開口；在所述第一開口底部的第一鰭部表面形成第一柵氧化層；在形成所述第一柵氧化層之后，去除所述第二偽柵電極層表面的硬掩膜層和第二偽柵結構，暴露出所述第二鰭部的部分表面并在所述介質層內形成第二開口；在所述第一柵氧化層表面、第一開口側壁以及第二開口的底部和側壁上形成柵介質層；在所述第一開口和第二開口中填充金屬層，位于所述第一開口中的第一柵氧化層、柵介質層和金屬層構成第一柵極結構，位于所述第二開口中的柵介質層和金屬層構成第二柵極結構。2.如權利要求1所述的半導體結構的制造方法，其特征在于，所述第一偽柵氧化層和第二偽柵氧化層的材料為氧化硅。3.如權利要求1所述的半導體結構的制造方法，其特征在于，形成所述第一偽柵氧化層和第二偽柵氧化層的工藝為原子層沉積工藝。4.如權利要求3所述的半導體結構的制造方法，其特征在于，所述原子層沉積工藝的工藝參數包括：向原子層沉積室內通入的前驅體為含硅的前驅體，工藝溫度為80攝氏度至300攝氏度，壓強為0.1托至20托，沉積次數為5次至50次。5.如權利要求1所述的半導體結構的制造方法，其特征在于，去除所述第一偽柵電極層表面的硬掩膜層和第一偽柵結構的步驟包括：在所述半導體基底表面形成光刻膠層，所述光刻膠層覆蓋所述第二偽柵電極層表面的硬掩膜層表面和第二鰭部表面并暴露出所述第一偽柵電極層表面的硬掩膜層；以所述光刻膠層為掩膜，依次刻蝕去除所述第一偽柵電極層表面的硬掩膜層、第一偽柵電極層和第一偽柵氧化層直至暴露出所述第一鰭部的部分表面；去除所述光刻膠層。6.如權利要求1所述的半導體結構的制造方法，其特征在于，去除所述第二偽柵電極層表面的硬掩膜層和第二偽柵結構的步驟包括：在所述半導體基底表面形成深紫外光吸收氧化層，所述深紫外光吸收氧化層覆蓋所述第一柵氧化層表面和第一鰭部表面并暴露出所述第二偽柵電極層表面的硬掩膜層；以所述深紫外光吸收氧化層為掩膜，依次刻蝕去除所述第二偽柵電極層表面的硬掩膜層、第二偽柵電極層和第二偽柵氧化層直至暴露出所述第二鰭部的部分表面；去除所述深紫外光吸收氧化層。7.如權利要求1所述的半導體結構的制造方法，其特征在于，去除...

【專利技術屬性】
技術研發人員：周飛，
申請(專利權)人：中芯國際集成電路制造上海有限公司，中芯國際集成電路制造北京有限公司，
類型：發明
國別省市：上海,31