一種半導體結構及其制造方法技術

本發明專利技術提供了一種半導體結構，該結構包括襯底、半導體基體、半導體輔助基體層、空腔、柵極堆疊、側墻、源/漏區，其中所述柵極堆疊位于所述半導體基體之上，所述側墻位于所述柵極堆疊的側壁上，所述源/漏區嵌于所述半導體基體中，并位于所述柵極堆疊的兩側，所述空腔嵌于所述襯底中，所述半導體基體懸置所述空腔上方，在沿柵極長度的方向上，所述半導體基體中間的厚度大于其兩側的厚度，在沿柵極寬度的方向上，所述半導體基體與所述襯底相連，所述半導體輔助基體層位于所述半導體基體的側壁上，所述半導體輔助基體層與所述源漏區具有相反的摻雜類型，且其摻雜濃度高于所述半導體基體的摻雜濃度。相應地，本發明專利技術還提供了一種半導體結構的制造方法。利于抑制短溝效應，提高器件性能，并降低成本，簡化工藝。

【技術實現步驟摘要】

本專利技術涉及半導體制造領域，尤其涉及。
技術介紹
為了提高集成電路芯片的性能和集成度，器件特征尺寸按照摩爾定律不斷縮小，目前已經進入納米尺度。隨著器件體積的縮小，功耗與漏電流成為最關注的問題，一系列在MOSFET長溝道模型中可以忽略的效應變得愈發顯著，甚至成為影響性能的主導因素，這種現象統稱為短溝道效應。短溝道效應導致器件的電學性能惡化，如造成柵極閾值電壓下降、功耗增加以及信噪比下降等問題。為了改善短溝道效應，超陡倒摻雜阱(SSRW)被引入到半導體場效應器件中。超陡 倒摻雜阱具有低高低(或低高)的溝道摻雜分布，溝道表面區域維持低摻雜濃度，通過離子注入等合適的方法在溝道表面以下的區域內形成高摻雜區，減小源/漏區耗盡層寬度，避免源漏穿通、閾值電壓增加導致漏電流增大等短溝道效應。在MOS管結構上,絕緣體上娃SOI (Silicon on Insulator)結構因能很好地抑制短溝效應，提高器件按比例縮小的能力，已成為深亞微米及納米級MOS器件的優選結構。隨著SOI技術的不斷發展,在現有技術文獻“Silicon-on-Nothing-an InnovativeProcess for Advanced CMOS” (IEEE 電子器件會刊，第 147 卷 2000 年第 11 期)中，Malgorzata Jurcazak, Thomas Skotnicki, Μ· Paoli 等人提出了一種將溝道區制備在空腔上的新型SOI器件-SON(Silicon on Nothing)器件結構。SON (Silicon on Nothing)是一項由法國CEA-Leti和ST意法半導體公司為90nm及其以下技術節點的CMOS制程發展起來的高級技術，SON通過“空腔”結構在溝道下形成局域的絕緣體上硅，所述空腔可以是空氣間隙或是氧化物填充。與SOI器件相比，空腔結構的介電常數顯著減小，大大減小了埋氧層二維電場效應的影響，DIBL效應可以大大降低，而且可以通過控制硅膜厚度和空腔高度，得到很好的短溝特性，獲得較為陡直的亞閾值斜率，同時可以改善SOI器件的自加熱效應，以及可以采用體硅代替較昂貴的SOI片作為原始晶片，被認為是代替SOI技術的一個首選結構。制備SON器件最關鍵的問題是如何制備空腔層。SON結構提出之初，采用的是外延SiGe犧牲層工藝。后續又有文獻報道了用氦(He)離子注入附加退火或氫-氦(H-He)離子聯合注入附加退火的方法制備SON器件。外延SiGe犧牲層工藝增加了器件制作的工藝步驟，同時增加了工藝的復雜度；而隨著器件特征尺寸的縮小，對器件超淺結深的要求也使得離子注入成為一個難題，現有技術要真正用到目前的超大規模集成電路制造工藝中還面臨著許多挑戰。如何在SON器件中應用超陡倒摻雜阱，進一步抑制短溝道效應，提高器件的性能，也還有許多技術難題待解決
技術實現思路
本專利技術旨在至少解決上述技術缺陷，提供一種半導體器件結構及其制造方法，降低成本，簡化工藝步驟，同時結合超陡倒摻雜阱技術，減小短溝道效應，提高半導體器件的性能。為達上述目的，本專利技術提供了一種半導體結構，該結構包括襯底、半導體基體、半導體輔助基體層、空腔、柵極堆疊、側墻、源/漏區，其中所述柵極堆疊位于所述半導體基體之上；所述側墻位于所述柵極堆疊的側壁上；所述源/漏區嵌于所述半導體基體中，位于所述柵極堆疊的兩側；所述空腔嵌于所述襯底中； 所述半導體基體懸置于所述空腔上方，在沿柵極長度的方向上，所述半導體基體中間的厚度大于其兩側的厚度，在沿柵極寬度的方向上，所述半導體基體兩側與所述襯底相連；所述半導體輔助基體層位于所述半導體基體的側壁上，所述半導體輔助基體層與所述源漏區具有相反的摻雜類型，且其摻雜濃度高于所述半導體基體的摻雜濃度。其中，所述半導體輔助基體層的摻雜濃度為5X1018 5X1019cm_3，其厚度為10 20nm。對于PM0S，所述半導體輔助基體層的摻雜類型為N型；對于NM0S，所述半導體輔助基體層的摻雜類型為P型。相應地，本專利技術還提供了一種半導體結構的制造方法，該方法包括(a)提供襯底，在所述襯底上形成柵極堆疊，在所述柵極堆疊的側壁形成側墻；(b)在所述柵極堆疊兩側的襯底上形成凹槽，濕法腐蝕所述柵極堆疊兩側的凹槽，使其穿通，形成空腔，懸置在所述空腔上的襯底部分形成半導體基體；(C)在所述半導體基體的側壁上形成半導體輔助基體層；(d)形成源/漏區。其中，形成所述凹槽的方法為在所述襯底和柵極堆疊上形成掩膜層；在所述掩膜層上覆蓋一層光刻膠，通過曝光顯影在光刻膠上形成開口，所述開口位于所述柵極堆疊的兩側；刻蝕所述開口中的掩膜層，去掉所述光刻膠；刻蝕所述襯底，在柵極堆疊的兩側形成凹槽。根據本專利技術提供的半導體結構及其制造方法，采用常用的半導體刻蝕工藝，在普通晶片上即可制造出SON(silicon-on-nothing)器件結構，極大地簡化了工藝，降低了成本，提高了效率。同時，通過在半導體器件中形成超陡倒摻雜阱結構，抑制短溝道效應，進一步提聞半導體器件的性能。附圖說明本專利技術上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中圖I是根據本專利技術的半導體結構的制造方法的一個具體實施方式的流程圖；圖2至圖9為根據圖I示出的方法制造半導體結構過程中該半導體結構在各個制造階段的剖面結構示意圖。具體實施例方式下面詳細描述本專利技術的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本專利技術，而不能解釋為對本專利技術的限制。下文的公開提供了許多不同的實施例或例子用來實現本專利技術的不同結構。為了簡化本專利技術的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本專利技術。此外，本專利技術可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此外，本專利技術提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。下面首先對本專利技術提供的半導體結構進行概述，請參考圖9。該半導體結構包括 襯底100、半導體基體250、半導體輔助基體層260、空腔410、柵極堆疊、側墻230、源/漏區500，其中所述柵極堆疊位于所述半導體基體250之上；所述側墻230位于所述柵極堆疊的側壁上；所述源/漏區500嵌于所述半導體基體250中，位于所述柵極堆疊的兩側；所述空腔410嵌于所述襯底100中；所述半導體基體250懸置于所述空腔410上方，在沿柵極長度的方向上，所述半導體基體250中間的厚度大于其兩側的厚度，在沿柵極寬度的方向上，所述半導體基體250與所述襯底相連；所述半導體輔助基體層260位于所述半導體基體250的側壁上，所述半導體輔助基體層260與所述源/漏區500具有相反的摻雜類型，且其摻雜濃度高于所述半導體基體250的摻雜濃度。其中，所述柵極堆本文檔來自技高網...

【技術保護點】
一種半導體結構，該結構包括襯底、半導體基體、半導體輔助基體層、空腔、柵極堆疊、側墻、源/漏區，其中：所述柵極堆疊位于所述半導體基體之上；所述側墻位于所述柵極堆疊的側壁上；所述源/漏區嵌于所述半導體基體中，并位于所述柵極堆疊的兩側；所述空腔嵌于所述襯底中；所述半導體基體懸置于所述空腔上方，在沿柵極長度的方向上，所述半導體基體中間的厚度大于其兩側的厚度，在沿柵極寬度的方向上，所述半導體基體兩側與所述襯底相連；所述半導體輔助基體層位于所述半導體基體的側壁上，所述半導體輔助基體層與所述源/漏區具有相反的摻雜類型，且其摻雜濃度高于所述半導體基體的摻雜濃度。

【技術特征摘要】

【專利技術屬性】
技術研發人員：尹海洲，朱慧瓏，駱志炯，
申請(專利權)人：中國科學院微電子研究所，北京北方微電子基地設備工藝研究中心有限責任公司，
類型：發明
國別省市：