本發明專利技術公開一種半導體結構及其制作方法以及制作半導體布局的方法，該方法首先提供第一布局與第二布局，該第一布局包括有多個布線圖案，而該第二布局包括有多個連接圖案。接下來于該第一布局的這些布線圖案中定義多個第一待切割圖案，這些第一待切割圖案分別與這些連接圖案重疊。而在定義出這些第一待切割圖案后，于該第一待切割圖案與該連接圖案的重疊處切分這些第一待切割圖案，以分解該第一布局形成第三布局與第四布局。最后，分別輸出該第三布局與該第四布局至第一光掩模與第二光掩模上。
【技術實現步驟摘要】
本專利技術涉及一種，且特別涉及一種采用雙重圖案化技術(double patterning technique,DPT)的制作半導體布局的方法及半導體結構。
技術介紹
集成電路(integrated circuit, IC)是通過形成于基底或不同膜層中的圖案化特征(feature)構成的元件裝置以及內連線結構所建構。在IC的制作過程中，光刻(photolithography)工藝為不可或缺的技術,其主要是將所設計的圖案,例如注入區域布局圖案或電路布局圖案等形成于一個或多個光掩模上，然后再通過曝光(exposure)與顯影(development)步驟將光掩模上的圖案轉移至膜層上的光致抗蝕劑層內，以將此復雜的 布局圖案精確地轉移至半導體芯片上。伴隨著后續的離子注入工藝、蝕刻工藝以及沉積工藝等半導體工藝步驟，可完成復雜的IC結構。而隨著半導體產業的微型化發展以及半導體制作技術的進步，已知作為廣用技術的曝光技術已逐漸接近其極限。因此，可以在現有的基礎設施上加大最小圖案距離(高達二倍)的雙重圖案化技術(DPT)幾乎已成為32納米(nanometer, nm)與22nm線寬技術中最有可能的解決方法。請參閱圖1，圖I為已知雙重圖案化技術的分解方法的示意圖。如圖I所不，雙重圖案化技術主要是將原始布局圖案100分解(decompose)形成于不同的二個光掩模上，其中光掩模包括布局圖案102,另一光掩模則包括布局圖案104,而布局圖案102與布局圖案104組合成原始布局圖案100。另外，當一個完整而連續的原始布局圖案因最小圖案距離的考慮被分割成布局圖案102與布局圖案104 (如圖I中圓圈A所強調)時，該連續的布局圖案被稱作待切割圖案(to-be-split pattern)。請參閱圖2，圖2為利用雙重圖案化技術制作的半導體布局結構。值得注意的是，由于雙重圖案化技術必需經歷多次曝光(multiple exposure)步驟，因此重疊控制(overlay control)與對準一直是雙重圖案化技術所關注的問題,且重疊控制與對準的問題在待切割圖案被分解為兩個切割圖案(split pattern)時又被更加突顯。當雙重圖案化技術發生了重疊錯誤或對準不精確時，都有可能造成應該相連的切割圖案在雙重圖案化技術之后并未相連。除此之外，光刻工藝中常發生的線末短縮(line-end shortening)現象，亦可能導致如圖2中圓圈B所示的，切割圖案并未相連等斷線結果，而造成嚴重的斷路問題。由此可知，業界仍需要一種可克服上述問題的制作半導體布局圖案的方法及半導體布局結構。
技術實現思路
因此，本專利技術提供一種，用以解決雙重圖案化技術中發生的斷線等問題。根據本專利技術的一個方面，提供一種半導體結構，該半導體結構包括有布線圖案，該布線圖案包括有至少一第一線段與一第二線段，且至少部分該第一線段與部分該第二線段于鄰接區域內彼此鄰接。該半導體結構還包括連接圖案，該連接圖案設置于該鄰接區域內，且電性連接該第一線段與該第二線段。根據本專利技術的另一個方面，提供一種制作半導體布局的方法，該方法首先提供第一布局與第二布局，該第一布局包括有多個布線圖案，而該第二布局包括有多個連接圖案。接下來于該第一布局的這些布線圖案中定義至少一個第一待切割圖案，這些第一待切割圖案分別與這些連接圖案重疊。而在定義出這些第一待切割圖案后，于該第一待切割圖案與該連接圖案的重疊處切分這些第一待切割圖案，以分解該第一布局形成第三布局與第四布局，并分別輸出該第三布局與該第四布局至第一光掩模與第二光掩模上。根據本專利技術的再一個方面，提供一種制作半導體布局的方法，該方法首先提供第一布局，該第一布局包括有多個布線圖案，隨后于這些布線圖案中定義出多個待切割圖案。接下來提供第二布局，該第二布局包括有多個第一連接圖案，隨后于該第二布局中加入多個第二連接圖案，且這些第二連接圖案分別與這些待切割圖案重疊，最后輸出該第二布局 至第一光掩模上。根據本專利技術的又再一個方面，還提供一種制作半導體結構的方法，該方法首先提供第一原始布局與第二原始布局，該第一原始布局包括有多個布線圖案，該第二原始布局包括有多個連接圖案。接下來，在該第一原始布局中定義多個待切割圖案，且這些待切割圖案分別與這些連接圖案重疊。在定義出這些待切割圖案后，分解該第一原始布局，以將這些布線圖案與這些待切割圖案分別形成于第一分解布局與第二分解布局，隨后將該第一分解布局與該第二分解布局分別形成于第一光掩模與第二光掩模上。待形成該第一光掩模與該第二光掩模后，進行雙重圖案化技術，依序轉移該第一分解布局與該第二分解布局至膜層，并使該膜層包括有這些布線圖案與這些待切割圖案。根據本專利技術所提供的制作半導體布局的方法，分別提供包括這些布線圖案的該第一原始布局與包括這些連接圖案的第二原始布局。接下來，將第一原始布局中與這些連接圖案重疊的布線圖案定義為這些待切割圖案。或者亦可在第二原始布局中，相對于這些待切割圖案處提供連接圖案。由此可知，該第一原始布局中，凡是待切割圖案處，皆與連接圖案相對應。因此，當第一原始布局被分解為第一分解布局與第二分解布局，并分別通過雙重圖案化技術轉移至某一膜層上后，凡是待切割圖案處，尤其是待切割圖案的分割處，后續皆會形成連線圖案。是以，即使在雙重圖案化技術中被分解的待切割圖案因對準不正確問題或線末短縮的問題發生斷線等缺陷，仍可通過連接圖案的形成移除該缺陷，確保后續形成的半導體結構的可靠度。簡單地說，本專利技術提供一種半導體布局的設計與制作方法，在不增加工藝復雜度的前提下，得以有效地解決雙重圖案化技術固有的斷線問題。附圖說明圖I為已知雙重圖案化技術的分解方法的示意圖。圖2為利用雙重圖案化技術制作的半導體布局結構。圖3至圖11為本專利技術所提供的制作半導體布局的方法的第一優選實施例的示意圖。圖3與圖6至圖12為本專利技術所提供的制作半導體布局的方法的第二優選實施例的示意圖。圖13與圖14為根據本專利技術所提供的第一優選實施例或/與第二優選實施例所提供的制作半導體布局的方法所形成的半導體結構。附圖標記說明100原始布局圖案 102布局圖案104 布局圖案200 第一原始布局202布線圖案 202a 第一布線圖案202b第二布線圖案204a 待切割圖案204b待切割圖案206a 切割部分206b對應切割部分210 第二原始布局212a連接圖案212b 連接圖案220第一分解布局230 第二分解布局222第一光掩模232 第二光掩模300基底302 導電層304底層306 介電層308覆蓋層310 復合金屬硬掩模312抗反射底層314 光致抗蝕劑層316a第一開口316b 第二開口318殘余物320a 溝槽開口320b殘余物322 抗反射底層324光致抗蝕劑層330 第三光掩模332第三開口400 半導體結構402布線圖案402a 第一線段402b第二線段404 鄰接區域406連接圖案A、B 圓圈具體實施例方式請參閱圖3至圖11，圖3至圖11為本專利技術所提供的制作半導體布局的方法的第一優選實施例的不意圖。如圖3所首先提供第一原始布局200,在本優選實施例中第一原始布局200為金屬內連線的溝槽布局，其包括有多個布線圖案202如溝槽圖案，但不限于此。本優選實施例的布線圖案20本文檔來自技高網...
【技術保護點】
一種半導體結構，包括：布線圖案，該布線圖案包括至少一第一線段與一第二線段，且至少部分該第一線段與部分該第二線段于鄰接區域內彼此鄰接；以及連接圖案，設置于該鄰接區域內，且電性連接該第一線段與該第二線段。
【技術特征摘要】
【專利技術屬性】
技術研發人員：黃家緯，陳明瑞，黃俊憲，
申請(專利權)人：聯華電子股份有限公司，
類型：發明
國別省市：
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