一種半導體結構及其制造方法技術

本發明專利技術提供了一種半導體結構的制造方法，該方法包括：提供SOI襯底，并在所述SOI襯底上形成柵極結構；刻蝕所述柵極結構兩側的所述SOI襯底的SOI層和BOX層，以形成暴露所述BOX層的溝槽，該溝槽部分進入所述BOX層；在所述溝槽內形成金屬層，該金屬層與所述SOI層相接觸。相應地，本發明專利技術還提供一種使用上述方法形成的半導體結構。本發明專利技術提供的半導體結構及其制造方法首先在SOI襯底上形成延伸至BOX層的溝槽，然后形成填滿該溝槽的金屬層，由于金屬的電阻遠遠低于半導體材料或金屬硅化物，因此源/漏區的接觸電阻大大減小，有利于提升半導體器件的性能。

【技術實現步驟摘要】

本專利技術涉及半導體的制造領域，尤其涉及。
技術介紹
隨著半導體結構制造技術的發展，具有更高性能和更強功能的集成電路要求更大的元件密度，而且各個部件、元件之間或各個元件自身的尺寸、大小和空間也需要進一步縮小(目前已經可以達到納米級)，隨著半導體器件尺寸的縮小，各種微觀效應凸顯出來，為適應器件發展的需要，本領域技術人員一直在積極探索新的制造工藝。絕緣體上娃(Silicon-On-Insulator, SOI)具有較好的介質隔 離特性,采用SOI制成的集成電路具有寄生電容小、集成密度高、速度快、工藝簡單和短溝道效應小等優勢，通常SOI襯底包括三層主要結構，分別是體硅層、體硅層之上的氧化埋層(Buried Oxide層，BOX層)和覆蓋在所述BOX層之上的SOI層，所述SOI層的材料是單晶硅。現有技術工藝中，使用上述SOI襯底生產半導體器件在形成與源/漏區的接觸塞時，由于器件尺寸的減小，接觸塞底部與源/漏區的接觸面積有限，因此接觸電阻較大。為了提升半導體器件的性能，希望減小上述接觸電阻。
技術實現思路
本專利技術的目的在于提供，以減少使用SOI層為Ultrathin硅體的SOI襯底生產半導體器件的柵極與源/漏區之間的電容。一方面，本專利技術提供了一種半導體結構的制造方法，該方法包括a)提供SOI襯底，并在所述SOI襯底上形成柵極結構；b)刻蝕所述柵極結構兩側的所述SOI襯底的SOI層和BOX層，以形成暴露所述BOX層的溝槽，該溝槽部分進入所述BOX層；c)在所述溝槽內形成金屬層，該金屬層與所述柵極結構下方的所述SOI層相接觸。另一方面，本專利技術還提供了另一種半導體結構的制造方法，該方法包括 a)提供SOI襯底，在該SOI襯底上覆蓋掩膜，所述掩膜掩蓋的區域為預定形成柵極線的區域；b)刻蝕所述掩膜兩側的SOI層和BOX層，以形成暴露所述BOX層溝槽，該溝槽部分進入所述BOX層；c)在所述溝槽內形成金屬層，該金屬層與所述柵極結構下方的所述SOI層相接觸；d)移除所述掩膜以暴露其掩蓋的區域，在該區域上形成柵極結構。相應地，本專利技術還提供了一種半導體結構，該半導體結構包括SOI襯底、柵極結構和金屬層，其中所述SOI襯底包括SOI層和BOX層；所述柵極結構形成在所述SOI層之上；所述金屬層形成在所述柵極結構兩側的所述SOI襯底內，該金屬層與所述柵極結構下方的所述SOI層和BOX層相接觸，并延伸至所述BOX層內。本專利技術提供的半導體結構及其制造方法首先在SOI襯底上形成延伸至BOX層的溝槽，然后形成填滿該溝槽的金屬層，由于金屬的電阻遠遠低于半導體材料或金屬硅化物，因此源/漏區的接觸電阻大大減小，有利于提升半導體器件的性能。附圖說明通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本專利技術的其它特征、目的和優點將會變得更明顯圖I (a)和圖I (b)是根據本專利技術的半導體結構的制造方法的兩個具體實施方式的流程圖； 圖2至圖7是根據本專利技術的一個具體實施方式按照圖1(a)示出的流程制造半導體結構過程中該半導體結構各個制造階段的剖視結構示意圖；圖8至圖11是根據本專利技術的一個具體實施方式按照圖I (b)示出的流程制造半導體結構過程中該半導體結構各個制造階段的剖視結構示意圖。附圖中相同或相似的附圖標記代表相同或相似的部件。具體實施例方式為使本專利技術的目的、技術方案和優點更加清楚，下面將結合附圖對本專利技術的實施例作詳細描述。下面詳細描述本專利技術的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本專利技術，而不能解釋為對本專利技術的限制。下文的公開提供了許多不同的實施例或例子用來實現本專利技術的不同結構。為了簡化本專利技術的公開，下文中對特定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本專利技術。此外，本專利技術可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此夕卜，本專利技術提供了的各種特定的工藝和材料的例子，但是本領域普通技術人員可以意識到其他工藝的可應用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結構可以包括第一和第二特征形成為直接接觸的實施例，也可以包括另外的特征形成在第一和第二特征之間的實施例，這樣第一和第二特征可能不是直接接觸。以下首先給出本專利技術提供的半導體結構的一種優選具體實施方式，請參考圖7，圖7是根據本專利技術的半導體結構的一個具體實施方式的剖視結構示意圖，該半導體結構包括SOI襯底、柵極結構200和金屬層150，其中所述SOI襯底包括SOI層100和BOX層110 ;所述柵極結構200形成在所述SOI層100之上；所述金屬層150形成在所述柵極結構200兩側的所述SOI襯底內，該金屬層150與所述柵極結構200下方的所述SOI層100和BOX層110相接觸，并延伸至所述BOX層110內。此外，在柵極結構200的兩側還形成側墻210。所述SOI襯底至少具有三層結構，分別是體硅層130(圖I中只示出部分所述體硅層130)、體硅層130之上的BOX層110，以及覆蓋在BOX層110之上的SOI層100。其中，所述BOX層110的材料通常選用SiO2, BOX層的厚度通常大于IOOnm ；S0I層100的材料是單晶硅、Ge或III-V族化合物(如SiC、砷化鎵、砷化銦或磷化銦等)，本具體實施方式中選用的SOI襯底是具有Ultrathin (超薄)SOI層100的SOI襯底，因此該SOI層100的厚度通常小于lOOnm，例如50nm。通常該SOI襯底中還形成有隔離區120，用于將所述SOI層100分割為獨立的區域，用于后續加工形成晶體管結構所用，隔離區120的材料是絕緣材料，例如可以選用Si02、Si3N4或其組合，隔離區120的寬度可以視半導體結構的設計需求決定。在前柵工藝中，柵極結構200包括柵極介質層和柵極堆疊，在后柵工藝中，柵極結構200包括偽柵和承載偽柵的柵介質層。側墻210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合適的材料形成。側墻210可以具有多層結構。側墻210可以通過沉積-刻 蝕工藝形成，其厚度范圍大約是10nm-100nm。金屬層150的材料可以選用W、Al、TiAl、TiN或其組合，在本實施例中進行平坦化處理使金屬層150的上平面與柵極結構200的下平面齊平。該金屬層150不僅與SOI層100和BOX層110相接觸，優選地還與隔離區120相接觸。該金屬層150的厚度范圍是50nm 150nm。在其他一些實施例中，金屬層150未經過平坦化處理，相鄰之間的半導體器件通過金屬層150形成相互電連接，以形成半導體器件的局部互聯。可選地，如圖7所示，經過后續加工后，該半導體結構還包括覆蓋柵極結構200和金屬層150的介質層300，該介質層300內包括與金屬層150接觸的第一接觸塞330，和/或與所述柵極結構200接觸的第二接觸塞340。介質層300的材料可以包括SiO2、碳摻雜Si02、BPSG、PSG、UGS、氮氧化硅、低k材料或其組合，其厚度范圍可以是40nm-150nm，如80nm、IOOnm或120nm本文檔來自技高網...

【技術保護點】
一種半導體結構的制造方法，其特征在于，該方法包括：a)提供SOI襯底，并在所述SOI襯底上形成柵極結構(200)；b)刻蝕所述柵極結構(200)兩側的所述SOI襯底的SOI層(100)和BOX層(110)，以形成暴露所述BOX層(110)的溝槽(140)，該溝槽(140)部分進入所述BOX層(110)；c)在所述溝槽(140)內形成金屬層(150)，該金屬層(150)與所述柵極結構(200)下方的所述SOI層(100)相接觸。

【技術特征摘要】

【專利技術屬性】
技術研發人員：朱慧瓏，尹海洲，駱志炯，
申請(專利權)人：中國科學院微電子研究所，北京北方微電子基地設備工藝研究中心有限責任公司，
類型：發明
國別省市：