組合的輸出緩沖器和靜電放電二極管器件制造技術

示范性實施例涉及組合的輸出緩沖器和靜電放電二極管器件。一種集成電路ESD保護電路（270）形成有包括柵控二極管（271）和輸出緩沖器MOSFET（272）的組合器件，其中第一導電類型的體連結指（307）形成在襯底中且利用多個二極管多晶硅指（231、232）與第二導電類型的漏極區域（310）隔離開，多個二極管多晶硅指（231、232）與形成輸出緩沖器MOSFET（272）的多個多晶硅柵極指（204、205）交插。

【技術實現步驟摘要】
組合的輸出緩沖器和靜電放電二極管器件
本專利技術總體上涉及集成電路靜電放電（ESD）保護器件及其操作方法。在一方面，本專利技術涉及使用輸出緩沖器和二極管作為ESD保護器件的ESD保護電路。
技術介紹
集成電路（IC）在制造過程中、在組裝和測試期間或者在系統應用時可能經歷ESD事件。一些芯片上（on-chip）ESD保護網絡使用具有在輸入/輸出（I/O）焊盤與電源導軌之間的大ESD二極管的有源MOSFET（金屬氧化物半導體場效應晶體管）導軌鉗位保護方案。圖1以示意圖形式示出用于保護I/O焊盤116的常規ESD保護電路100。ESD保護電路100連接到升壓總線101、第一電源VDD102、觸發總線103、第二電源VSS104和第三電源VSS_BULK105。在ESD保護電路100中，導軌鉗位器件117具有耦接在VDD102和VSS104之間的電流電極。雖然示為NMOSMOSFET晶體管，但是導軌鉗位器件117可以是不同類型，例如PMOS晶體管、BJT（雙極結晶體管）、SCR（硅控整流器）或GGMOS（柵極接地MOS）晶體管。ESD保護電路100還包括觸發器電路118，觸發器電路118耦接在升壓總線101與VSS104之間用于向導軌鉗位晶體管器件117的柵極提供觸發器信號119。也可以在觸發總線103上提供其它鉗位觸發器信號。如圖所示，第一二極管110耦接在VDD102與I/O焊盤116之間，第二二極管112耦接在升壓總線101與I/O焊盤116之間，第三二極管120耦接在I/O焊盤116與VSS104之間。還有第一和第二二極管124、126以相反方向耦接在VSS與VSS_BULK之間以用于提供往返于半導體襯底的額外ESD保護。為了向CMOS（互補金屬氧化物半導體）I/O電路提供ESD保護，ESD保護電路還包括耦接的PMOS（P型金屬氧化物半導體）輸出緩沖器晶體管114和NMOS（N型金屬氧化物半導體）輸出緩沖器晶體管122以驅動I/O焊盤116上的內部生成信號。輸出緩沖器晶體管114、122的柵極分別接收前驅動器（predriver）信號PD.P、PD.N。將意識到，可以調節ESD二極管110、120的尺寸以傳導較大的ESD電流，其中在I/O焊盤116上的正ESD事件的情況下，ESD二極管110提供從I/O焊盤116至VDD的高電流ESD路徑，在I/O焊盤116上的負ESD事件的情況下，ESD二極管120提供從VSS到I/O焊盤116的高電流ESD路徑。在需要通過導軌鉗位晶體管器件117從VDD分流高ESD電流到VSS的ESD事件期間（例如，相對于另一I/O焊盤，I/O焊盤116上正的ESD攻擊（zap）），觸發器電路118將來自于升壓總線101的電壓提供到導軌鉗位晶體管器件117的柵極。ESD二極管112提供從I/O焊盤116經升壓總線101至功率觸發器電路118的單獨電流路徑。由于功率觸發器電路118需要非常小的電流，所以ESD事件期間跨過ESD二極管112的電壓降遠小于跨過二極管110的電壓降。以此方式，在ESD事件期間升壓總線101通過觸發器電路118向導軌鉗位晶體管器件117的柵極提供比VDD電壓102更高的電壓，由此提供導軌鉗位器件的提高的傳導。升壓總線101可以較窄，因為它需要傳導非常小的電流。ESD二極管110、112、120通常用形成在N重摻雜（N＋）有源擴散區和P重摻雜（P＋）有源擴散區之間的淺槽隔離（STI）二極管實現。雖然ESD二極管110、120可以分別從輸出緩沖器晶體管114、122固有的漏極到體區（即N阱或P阱連結（tie））STI二極管形成，但是這樣的固有STI二極管可能太過于電阻性而不能用一般的輸出緩沖器物理布局提供健壯的ESD保護。結果，STI二極管110、120通常形成在與I/O單元分開的區域中，需要大的布局區域以在最小化它們的導通電阻的同時傳導ESD電流的大部分，并且在緩沖器與STI二極管之間需要隔離防護環。在分開的區域中形成輸出緩沖器和STI二極管還導致了金屬布線和器件層平面布置的限制，由于更高的硅上耗散功率密度而減小了失效電流，并削弱了緩沖器件固有的STI二極管的ESD性能（低的導通電導率，高的導通延遲）。因此，需要克服了本領域問題（諸如上面概述的那些）的改善的ESD保護器件及其操作方法。在參照下面的附圖以及詳細描述閱讀了本申請的剩余部分之后，常規過程和技術的進一步限制和缺點將對本領域技術人員變得顯然。
技術實現思路
本專利技術的一些示范性實施例可提供一種集成電路靜電放電保護器件，包括：電源導體；導電焊盤；輸出緩沖器晶體管，形成在第一布局區域中且耦接在該電源導體和該導電焊盤之間，該輸出緩沖器晶體管包括MOSFET柵電極，該MOSFET柵電極耦接為接收控制信號且在襯底上形成有導電柵極指，該導電柵極指將形成在該襯底中的第一導電類型的源極和漏極區域分隔開；以及柵控二極管，形成在與該輸出緩沖器晶體管相同的該第一布局區域中且耦接在該電源導體和該導電焊盤之間，該柵控二極管包括導電二極管指和形成在該襯底中的第二導電類型的對應的體連結區域，使得該體連結區域通過該導電二極管指與該輸出緩沖器晶體管的漏極區域分隔開。本專利技術的另一些示范性實施例可提供一種集成電路器件，包括：第一導體；第二導體；第三導體；MOSFET晶體管，形成在第一導電類型的襯底區域中，該晶體管包括形成在該襯底區域中的柵電極以及第二導電類型的源極和漏極區域，其中該漏極區域耦接到該第一導體，該襯底區域耦接到該第二導體，該源極區域耦接到該第三導體，該柵電極在該襯底區域上形成有導電柵極指，該導電柵極指分隔開該源極和漏極區域；以及二極管，形成在與該MOSFET晶體管相同的該襯底區域中且耦接在該第一導體和該第二導體之間，該二極管包括：形成在該襯底中的該第一導電類型的體連結區域，以及該MOSFET晶體管的第二導電類型的漏極區域，其中二極管指與該柵極指平行地形成在該襯底區域上從而將該體連結區域與該MOSFET晶體管的漏極區域分隔開。本專利技術的又一些示范性實施例提供一種形成半導體器件的方法，包括：提供第一半導體襯底；在該第一半導體襯底中形成第一導電類型的第一阱區；在該第一阱區的至少一部分上形成圖案化柵電極指層和圖案化二極管指層；在該第一阱區中且鄰近該圖案化柵電極指形成相反的第二導電類型的源極和漏極區域，由此限定輸出緩沖器晶體管；在該第一阱區中且鄰近該圖案化二極管指層形成該第一導電類型的體連結區域，由此限定該體連結區域和該漏極區域之間的柵控二極管，使得該柵控二極管與該輸出緩沖器晶體管并聯地耦接；以及形成一個或更多導電層從而將該體連結區域連接到電源導體且將該漏極區域連接到導電焊盤。附圖說明在結合下面的附圖考慮下面的詳細描述時，可以理解本專利技術及其許多目的、特征和所獲得的優點，附圖中：圖1示出常規ESD保護電路的簡化電路示意圖；圖2示出根據本專利技術的一些實施例，形成有交插的晶體管和二極管多晶硅區域的PMOS-柵控二極管組合器件的平面圖；圖3示出圖2中的PMOS-柵控二極管組合器件的部分剖視圖；圖4示出根據本專利技術的一些實施例，形成有交插的晶體管和二極管多晶硅區域以及可選的定義漏極側RPO區域的掩模的NMOS-柵控二極管組合器件本文檔來自技高網...

【技術保護點】
一種集成電路靜電放電保護器件，包括：電源導體；導電焊盤；輸出緩沖器晶體管，形成在第一布局區域中且耦接在該電源導體和該導電焊盤之間，該輸出緩沖器晶體管包括MOSFET柵電極，該MOSFET柵電極耦接為接收控制信號且在襯底上形成有導電柵極指，該導電柵極指將形成在該襯底中的第一導電類型的源極和漏極區域分隔開；以及柵控二極管，形成在與該輸出緩沖器晶體管相同的該第一布局區域中且耦接在該電源導體和該導電焊盤之間，該柵控二極管包括導電二極管指和形成在該襯底中的第二導電類型的對應的體連結區域，使得該體連結區域通過該導電二極管指與該輸出緩沖器晶體管的漏極區域分隔開。

【技術特征摘要】
2011.07.29 US 13/193,8551.一種集成電路靜電放電保護器件，包括：電源導體；導電焊盤；輸出緩沖器晶體管，形成在第一布局區域中且耦接在該電源導體和該導電焊盤之間，該輸出緩沖器晶體管包括MOSFET柵電極，該MOSFET柵電極耦接為接收控制信號且在襯底上形成有導電柵極指，該導電柵極指將形成在該襯底中的第一導電類型的源極和漏極區域分隔開；以及柵控二極管，形成在與該輸出緩沖器晶體管相同的該第一布局區域中且耦接在該電源導體和該導電焊盤之間，該柵控二極管包括導電二極管指和形成在該襯底中的第二導電類型的對應的體連結區域，使得該體連結區域通過該導電二極管指與該輸出緩沖器晶體管的漏極區域分隔開，其中，該導電二極管指包括多個導電二極管指，每兩個導電二極管指由U形的單個連續的第一導電層形成，并且與該導電柵極指交插且平行，該導電柵極指由與第一導電層分離的單個連續的第二導電層形成。2.如權利要求1所述的集成電路靜電放電保護器件，其中該輸出緩沖器晶體管包括耦接在該電源導體和該導電焊盤之間的PMOS晶體管，該電源導體是VDD。3.如權利要求1所述的集成電路靜電放電保護器件，其中該輸出緩沖器晶體管包括耦接在該電源導體和該導電焊盤之間的NMOS晶體管，該電源導體是VSS。4.如權利要求1所述的集成電路靜電放電保護器件，其中該輸出緩沖器晶體管包括限定漏極側電阻性元件的部分硅化漏極區域。5.如權利要求1所述的集成電路靜電放電保護器件，其中該輸出緩沖器晶體管實施有毗接的源極-體連結。6.如權利要求1所述的集成電路靜電放電保護器件，其中該柵控二極管實施為由多個導電二極管指限定的多個并聯連接的二極管，其中該多個并聯連接的二極管中的每個包括該輸出緩沖器晶體管固有的柵控二極管以用于傳導靜電放電電流。7.如權利要求1所述的集成電路靜電放電保護器件，其中該柵控二極管由N阱和用作該輸出緩沖器晶體管的漏極的P+擴散區之間的P-N結形成。8.如權利要求1所述的集成電路靜電放電保護器件，其中該柵控二極管由P阱和用作該輸出緩沖器晶體管的漏極的N+擴散區之間的P-N結形成。9.如權利要求1所述的集成電路靜電放電保護器件，其中該MOSFET柵電極包括形成有多個導電柵極指的多指型MOSFET柵電極。10.如權利要求1所述的集成電路靜電放電保護器件，其中該襯底耦接到該電源導體。11.一種集成電路器件，包括：第一焊盤導體；電源導體；MOSFET晶體管，形成在第一導電類型的襯底區域中，該晶體管包括形成在該襯底區域中的柵電極以及第二導電類型的源極和漏極區域，其中該漏極區域耦接到該第一焊盤導體，該源極區域耦接到該電源導體，該柵電極在該襯底區域上形成有導電柵極指，該導電柵極指分隔開該源極和漏極區...

【專利技術屬性】
技術研發人員：M·A·斯托金格，
申請(專利權)人：飛思卡爾半導體公司，
類型：發明
國別省市：