本發(fā)明專利技術提供一種具有提供穩(wěn)定電源的電容器的半導體集成電路及其制造方法。在外圍電路區(qū)域中形成有虛設電容器組，且虛設電容器組包括虛設儲存節(jié)點接觸單元、電介質和虛設平板電極。在外圍電路區(qū)域中形成有金屬氧化物半導體(MOS)電容器，且MOS電容器與虛設電容器組并聯連接。虛設電容器組的電容可以大于MOS電容器的電容。
【技術實現步驟摘要】
本專利技術涉及一種半導體集成電路及其制造方法，具體而言，涉及一種具有提供穩(wěn)定電源的電容器的半導體集成電路及其制造方法。
技術介紹
高集成、低電壓和高速度是評估半導體集成電路性能的關鍵參數。這樣的半導體集成電路需要低電壓，還需要具有多電平的電源。如公知的，當供電給半導體集成電路時必 然包含一些噪聲。噪聲會影響設備的信號傳輸特性，即引入延遲值。近年來，已引入電容器用于消除電源噪聲，例如，將存儲電容器(reservoircapacitor)形成在半導體集成電路的外圍電路區(qū)域中。通過在具有足夠電容的外圍電路區(qū)域的空閑空間內層疊導電層、電介質層、以及導電層來構造用于消除噪聲的電容器，以提供穩(wěn)定的電源。
技術實現思路
根據示例性實施例的一個方面，一種半導體集成電路包括外圍電路區(qū)域，在所述外圍電路區(qū)域中形成有虛設電容器組，所述虛設電容器組包括虛設儲存節(jié)點接觸單元、電介質和虛設平板電極。還在所述外圍電路區(qū)域中形成金屬氧化物半導體(MOS)電容器，且金屬氧化物半導體(MOS)電容器與所述虛設電容器組并聯連接。所述虛設儲存節(jié)點接觸單元和所述虛設平板電極被配置成使得對它們提供不同的電壓電平。所述虛設電容器組的電容可以大于所述MOS電容器的電容。根據示例性實施例的另一個方面，一種半導體集成電路包括第一虛設電容器組，所述第一虛設電容器組包括第一儲存節(jié)點接觸單元、第一電介質和平板電極；第二虛設電容器組，所述第二虛設電容器組包括所述平板電極、第二電介質和第二儲存節(jié)點接觸單元；以及MOS電容器，所述MOS電容器包括與所述第一儲存節(jié)點接觸單元連接的第一電極以及與所述第二儲存節(jié)點接觸單元連接的第二電極。所述第一儲存節(jié)點接觸單元可以具有與所述第二儲存節(jié)點接觸單元相反的電位。根據示例性實施例的又一個方面，一種制造半導體集成電路的方法包括以下步驟制備具有外圍電路區(qū)域和單元區(qū)域的半導體襯底；以用于在單元區(qū)域中形成MOS晶體管的相同工藝在所述半導體襯底的所述外圍電路區(qū)域中形成包括第一電極和第二電極的MOS電容器。第一虛設儲存節(jié)點接觸單元被形成為使得第一虛設儲存節(jié)點接觸單元與所述MOS電容器的所述第一節(jié)點電連接，第二虛設儲存節(jié)點接觸單元被形成為使得第二虛設儲存節(jié)點接觸單元與所述MOS電容器的所述第二電極電連接，其中，以用于在所述單元區(qū)域的每個單元陣列區(qū)域中形成儲存節(jié)點接觸單元的相同工藝形成所述MOS電容器。分別在所述第一虛設儲存節(jié)點接觸單元和第二虛設儲存節(jié)點接觸單元以及所述儲存節(jié)點接觸單元上形成第一電介質層、第二電介質層和第三電介質層，且以用于在所述第三電介質層上形成單元平板電極的相同工藝在所述第一電介質層和第二電介質層上形成虛設平板電極。以下在標題為“具體實施方式”的部分中描述這些及其它的特征、方面和實施例。附圖說明通過以下結合附圖的詳細描述將更加清楚地理解本公開主題的以上及其它方面、特征和有益之處，其中圖I是說明根據本專利技術的一個示例性實施例的包括電容器的半導體集成電路的電路圖；圖2是說明根據本專利技術的一個示例性實施例的半導體集成電路的截面圖； 圖3是說明根據本專利技術的另一個示例性實施例的半導體集成電路的等效電路圖；圖4是說明根據本專利技術的另一個示例性實施例的半導體集成電路的截面圖；圖5是說明根據本專利技術的另一個示例性實施例的半導體集成電路的電路圖；圖6是說明根據本專利技術的另一個示例性實施例的半導體集成電路的截面圖；圖7是說明根據本專利技術的另一個示例性實施例的半導體集成電路的截面圖；以及圖8是說明根據本專利技術的另一個示例性實施例的半導體集成電路的截面圖，在所述半導體集成電路中形成有在外圍電路區(qū)域和在單元區(qū)域中形成的器件。具體實施例方式將參考附圖更加詳細地說明示例性實施例。參考示意圖和截面圖來描述示例性實施例。相應地，可以預想到例如由于制造技術和/或容差所引起的對圖示的改變。因此，不應將示例性實施例解釋成局限于本文所示的特定的區(qū)域形狀，而是應當將其理解成包括例如由于制造所引起的在形狀上的偏差。在附圖中，出于清楚的目的可能對層和區(qū)域的長度及尺寸進行了夸大。附圖中相同的附圖標記表示相同的元件。應當理解，當提到一層位于另一層或襯底“上”時，其可以是直接位于所述另一層上，或者也可以存在中間層。圖I是說明根據本專利技術的一個示例性實施例的包括電容器的半導體集成電路的電路圖，圖2是說明根據本專利技術的一個示例性實施例的半導體集成電路的截面圖。參見圖I和圖2，用于提供穩(wěn)定電源的、形成在外圍電路區(qū)域中的電容器100可以包括虛設(du_y)單元電容器組110和金屬氧化物半導體(MOS)電容器120。虛設單元電容器組110可以包括多個虛設電容器C1、C2. . . Cn，所述多個虛設電容器Cl、C2. . . Cn并聯連接在虛設平板電極P與虛設儲存節(jié)點接觸單元SNC之間。虛設平板電極P和虛設儲存節(jié)點接觸單元SNC可以設置在外圍電路區(qū)域中，并可以被同時形成為具有與形成在單元區(qū)域中的平板電極(未示出)和儲存節(jié)點接觸單元(未示出)相同的形狀。MOS電容器120可以具有MOS晶體管的形狀。MOS電容器120的柵極G可以與虛設儲存節(jié)點接觸單元SNC電連接，且MOS電容器120的有源區(qū)A可以與虛設平板電極P電連接。可以將不同的電壓施加至虛設平板電極P和虛設儲存節(jié)點接觸單元SNC。術語“電連接”可以解釋成電接觸。在圖2中，附圖標記215表示設置在柵極G與半導體襯底210之間的柵絕緣層。附圖標記240代表將柵極G與虛設儲存節(jié)點接觸單元SNC隔離的層間絕緣層。附圖標記270代表電互接。雖然未在圖中示出，但可以在層間絕緣層240內形成位線。在此示例性實施例中，在單元區(qū)域的MOS晶體管制造工藝和電容器制造工藝期間同時在外圍電路區(qū)域的一部分中制造用于消除噪聲的電容器。因此，可以在不需要額外的工藝的情況下在面積余量相對較大的外圍電路區(qū)域中制造用于消除噪聲的單元電容器級的電容器，并因此可以提供穩(wěn)定的供電。另外，將用于消除噪聲的電容器集成在集成了大部分電源的外圍電路區(qū)域中，使得噪聲的消除效率更高。在以上的示例性實施例中，MOS電容器120的柵極G與虛設儲存節(jié)點接觸單元SNC連接，而MOS電容器120的有源區(qū)A與虛設平板電極P連接。此外，本專利技術的不同的實施例 可以包括如圖3和圖4所示的結構，其中MOS電容器120的柵極G與虛設平板電極P連接，而MOS電容器120的有源區(qū)A與虛設儲存節(jié)點接觸單元SNC連接。圖3和圖4所示的結構可以具有與圖I和圖2的結構相同的功能。圖5是說明根據本專利技術的另一個示例性實施例的半導體集成電路的電路圖，圖6是說明根據本專利技術的另一個示例性實施例的半導體集成電路的截面圖。參見圖5和圖6,電容器300包括第一虛設電容器組310、第二虛設電容器組320和MOS電容器330。第一虛設電容器組310可以連接在第一虛設儲存節(jié)點接觸單元SNCl與虛設平板電極P之間，且可以包括并聯連接的多個虛設電容器Cl、C2. . . Cn。第二虛設電容器組320可以連接在第二虛設儲存節(jié)點接觸單元SNC2與虛設平板電極P之間，且可以包括并聯連接的多個虛設電容器Cl、C2. . . Cn。MOS電容器330可以連接在第一虛設儲存節(jié)點接觸單元SNCl與第二虛設儲存節(jié)點接觸單元SNC2之間。MOS電容器330的有源區(qū)A與第一虛設儲存節(jié)本文檔來自技高網...
【技術保護點】
一種半導體集成電路，包括：虛設電容器組，所述虛設電容器組形成在外圍電路區(qū)域上，且包括虛設儲存節(jié)點接觸單元、電介質、以及虛設平板電極；以及金屬氧化物半導體電容器，所述金屬氧化物半導體電容器形成在所述外圍電路區(qū)域中，且與所述虛設電容器組并聯連接，其中，所述虛設電容器組的電容大于所述金屬氧化物半導體電容器的電容。
【技術特征摘要】
2011.07.27 KR 10-2011-00744691.一種半導體集成電路，包括 虛設電容器組，所述虛設電容器組形成在外圍電路區(qū)域上，且包括虛設儲存節(jié)點接觸單元、電介質、以及虛設平板電極；以及 金屬氧化物半導體電容器，所述金屬氧化物半導體電容器形成在所述外圍電路區(qū)域中，且與所述虛設電容器組并聯連接， 其中，所述虛設電容器組的電容大于所述金屬氧化物半導體電容器的電容。2.如權利要求I所述的半導體集成電路，其中，所述虛設電容器組包括并聯連接的多個虛設單元電容器。3.如權利要求I所述的半導體集成電路，其中，所述金屬氧化物半導體電容器包括 第一電極，所述第一電極與所述虛設儲存節(jié)點接觸單元電連接； 第二電極，所述第二電極與所述虛設平板電極電連接；以及 絕緣層，所述絕緣層夾在所述第一電極與所述第二電極之間。4.如權利要求3所述的半導體集成電路，其中，所述金屬氧化物半導體電容器的所述第一電極為有源區(qū)，而所述金屬氧化物半導體電容器的所述第二電極為柵極。5.如權利要求3所述的半導體集成電路，其中，所述金屬氧化物半導體電容器的所述第一電極為柵極，而所述金屬氧化物半導體電容器的所述第二電極為有源區(qū)。6.如權利要求I所述的半導體集成電路，其中，所述虛設電容器組的所述虛設儲存節(jié)點接觸單元包括第一儲存節(jié)點接觸單元以及與所述第一儲存節(jié)點接觸單元分開布置的第二儲存節(jié)點接觸單元。7.如權利要求6所述的半導體集成電路，其中，所述虛設電容器組包括 第一虛設電容器組，所述第一虛設電容器組包括所述第一儲存節(jié)點接觸單元、所述電介質、以及所述虛設平板電極；以及 第二虛設電容器組，所述第二虛設電容器組包括所述第二儲存節(jié)點接觸單元、所述電介質、以及所述虛設平板電極。8.如權利要求6所述的半導體集成電路，其中，所述虛設電容器組包括形成在與所述外圍電路區(qū)域相鄰的、包括多個單元陣列區(qū)域的單元區(qū)域中的單元電容器。9.如權利要求8所述的半導體集成電路，其中，所述第一虛設電容器組的電容對應于在形成于所述單元區(qū)域的所述多個單元陣列區(qū)域之中的任何一個單元陣列區(qū)域中所形成的單元電容器的總電容。10.一種半導體集成電路,包括 第一虛設電容器組，所述第一虛設電容器組包括第一儲存節(jié)點接觸單元、第一電介質、以及平板電極； 第二虛設電容器組，所述第二虛設電容器組包括所述平板電極、第二電介質、以及第二儲存節(jié)點接觸單元；以及 金屬氧化物半導體電容器，所述金屬氧化物半導體電容器包括與所述第一儲存節(jié)點接觸單元連接的第一電極、以及與所述第二儲存節(jié)點接觸單元連接的第二電...
【專利技術屬性】
技術研發(fā)人員：金宗洙，
申請(專利權)人：海力士半導體有限公司，
類型：發(fā)明
國別省市：
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