半導體集成電路制造技術

本發明專利技術提供一種半導體集成電路。減輕保護元件與保護環區域之間的薄弱點被破壞的危險性。半導體集成電路為了形成靜電保護電路的保護元件（Mn2），具備第1導電類型的半導體區域（P-Well）、第2導電類型的第1雜質區域（N）、以及由第1導電類型的第2雜質區域（P）形成的保護環（Grd_Rng）。第1雜質區域（N）作為具有長邊和短邊的長方形的平面構造而形成于半導體區域的內部。保護環包圍第1雜質區域（N）的周邊地形成于半導體區域的內部。在第1雜質區域（N）的長方形的平面構造的短邊形成有薄弱點（Wk_SP）。在與長方形的長邊對置的保護環的第1部分形成有多個電氣的觸點。在與形成于長方形的短邊的薄弱點對置的保護環的第2部分，省略了多個電氣的觸點的形成。

【技術實現步驟摘要】
本專利技術涉及具備靜電保護電路的半導體集成電路，特別涉及有效地減輕存在于構成靜電保護電路的保護元件和形成于保護元件的周邊的保護環區域之間的PN結部的脆弱的部分(薄弱點)被破壞的危險性的技術。
技術介紹
以往，為了保護半導體集成電路以避免受到靜電放電(ESD =ElectrostaticDischarge)所致的破壞，半導體集成電路具備靜電保護電路(ESD保護電路)。另一方面，在半導體集成電路中，內部電路的電源電壓根據用于高速化的晶體管的微細化而被低電壓化，與此相對，對半導體集成電路外部和用于輸入輸出比較高的電壓 電平的輸入輸出信號的輸入輸出電路(I/o電路)供給比較高的電源電壓。另外，相對于對由微細化晶體管構成的數字邏輯電路的內部電路供給比較低的電源電壓，對模擬/數字變換器、數字/模擬變換器等模擬電路供給比較高的電源電壓。在下述專利文獻I中，記載了作為ESD保護電路使用了基于二極管的保護電路和基于MOS的保護電路。基于二極管的保護電路包括電阻、第I 二極管以及第2 二極管，電阻連接于輸入焊盤與CMOS輸入級的輸入端子之間，第I 二極管的陽極和陰極分別連接到接地電位Vss和CMOS輸入級的輸入端子，第2 二極管的陽極和陰極分別連接到CMOS輸入級的輸入端子和電源電壓Vdd。CMOS輸入級的P溝道MOS晶體管的柵極和N溝道MOS晶體管的柵極共同連接到CMOS輸入級的輸入端子。基于MOS的保護電路包括N溝道MOS晶體管、P溝道MOS晶體管以及電阻，N溝道MOS晶體管的源極和柵極連接到接地電位Vs，N溝道MOS晶體管的漏極和P溝道MOS晶體管的漏極連接到輸入焊盤，P溝道MOS晶體管的源極和柵極連接到電源電壓Vdd。另外，CMOS輸入級的P溝道MOS晶體管的柵極和N溝道MOS晶體管的柵極經由電阻共同連接到CMOS輸入級的輸入端子。進而，在下述專利文獻I中，記載了為了在器件的幅度范圍內改善電流的擴展，使用硅化物塊以增加寄生電阻。另外，進而在下述專利文獻I中，還記載了作為對用于測試ESD保護電路的有效性的ESD事態進行仿真用的模型，有人體模型(HBM)、機器模型(MM)以及帶電器件模型(CDM)這3種。在下述專利文獻2中，記載了為了抑制由保護環形成的寄生雙極性元件的動作，在遠離隔著P型保護環而與成為發射極觸點的多個觸點對置的區域的N型保護環上的區域形成成為集電極觸點的多個觸點。其結果，寄生雙極性元件的基極區域擴展，寄生雙極性元件的增益減少，而成為寄生雙極性元件難以進行動作的狀態。專利文獻I美國專利公開第2005/0045952A1號說明書專利文獻2日本特開2008-177246號公報
技術實現思路
本專利技術者在本專利技術之前從而通過微細化半導體工藝制造的半導體集成電路的ESD保護電路的ESD耐久量的改善。圖I是示出具備在本專利技術之前由本專利技術者研究過的靜電保護電路(ESD保護電路)的半導體集成電路的結構的圖。《半導體集成電路的結構》圖I所示的半導體集成電路I包括輸出端子10、靜電保護電路13、輸出緩沖器14、電源間鉗位電路15、電源保護電路16、電源端子11以及接地端子12。另外，電阻rl、r2、r3、r4是布線電阻。 《輸出緩沖器》輸出緩沖器14包括在電源端子11與接地端子12之間串聯連接的P溝道MOS晶體管Mpl和N溝道MOS晶體管Mnl，P溝道MOS晶體管Mpl的漏極和N溝道MOS晶體管Mnl的漏極的驅動輸出信號經由靜電保護電路13被供給到輸出端子10。《靜電保護電路》靜電保護電路13用于防止在成為靜電破壞的原因的浪涌電壓被施加到輸出端子10時輸出緩沖器14的P溝道MOS晶體管Mpl和N溝道MOS晶體管Mnl被破壞。靜電保護電路13包括第I 二極管D1、第2 二極管D2以及電阻R1，第I 二極管Dl的陽極和第2 二極管D2的陰極連接到輸出端子10，第I 二極管Dl的陰極連接到電源端子11，第2 二極管D2的陽極連接到接地端子12。進而，第I 二極管Dl的陽極和第2 二極管D2的陰極經由電阻Rl連接到輸出緩沖器14的P溝道MOS晶體管Mpl的漏極和N溝道MOS晶體管Mnl的漏極。《電源間鉗位電路》電源間鉗位電路15包括N溝道MOS晶體管Mn2、電阻R2以及二極管D4，N溝道MOS晶體管Mn2的漏極和源極分別連接到電源端子11和接地端子12，在N溝道MOS晶體管Mn2的柵極與源極之間并聯連接電阻R2和二極管D4。《電源保護電路》電源保護電路16包括第3 二極管D3，第3 二極管D3的陰極和陽極分別連接到電源端子11和接地端子12。如果在對圖I所示的半導體集成電路I的接地端子12供給了接地電位Vss的狀態下，對電源端子11施加負電壓浪涌脈沖電壓，則第3 二極管D3成為正向而流過浪涌放電電流，而負電壓浪涌脈沖電壓的能量被消耗，從而能夠防止輸出緩沖器14的P溝道MOS晶體管Mpl和N溝道MOS晶體管Mnl被破壞。《負電壓浪涌電壓》如圖I所示，在將接地端子12作為基準端子(供給了接地電壓GND=OV的狀態)，并將負電壓浪涌脈沖電壓N_Pls施加到輸出端子10的ESD試驗的情況(電源端子11是斷開狀態)下，在靜電保護電路13的第2 二極管D2成為正向的第I路徑passl中流過浪涌放電電流。另一方面，在靜電保護電路13的第I 二極管Dl成為逆向的第2路徑pass2中，不流過浪涌放電電流。通過在第I路徑passl中流過浪涌放電電流，負電壓浪涌脈沖電壓Pls的能量被消耗，從而能夠防止輸出緩沖器14的P溝道MOS晶體管Mpl和N溝道MOS晶體管Mnl被破壞。《正電壓浪涌電壓》圖2是說明與圖I同樣地將半導體集成電路I的接地端子12作為基準端子(供給了接地電壓GND=OV的狀態)，并將正電壓浪涌脈沖電壓P_Pls施加到輸出端子10的ESD試驗的情況(電源端子11是斷開狀態)的放電動作的圖。如圖2所示，如果在對接地端子12供給了接地電位Vss的狀態下，將正電壓浪涌脈沖電SP_Pls施加到輸出端子10，則靜電保護電路13的第I 二極管Dl成為正向。此時，在電源間鉗位電路15未連接于電源端子11與接地端子12之間的情況下，在輸出緩沖器14的P溝道MOS晶體管Mpl和N溝道MOS晶體管Mnl中流過寄生雙極性晶體管的大的電流，從而存在輸出緩沖器14被破壞的危險性。因此，為了防止該輸出緩沖器14的破壞，在電源端子11與接地端子12之間連接了電源間鉗位電路15。電源間鉗位電路15的N溝道MOS晶體管Mn2的元件尺寸被設定為比輸出緩沖器14的P溝道MOS晶體管Mpl和N溝道MOS晶體管Mnl的元件尺寸顯著大的·值。其結果，電源間鉗位電路15的N溝道MOS晶體管Mn2是極其低的阻抗，流過寄生雙極性晶體管的大的電流，而形成第3路徑pass3。其結果，正電壓浪涌脈沖電SP_Pls的能量被消耗，從而能夠防止輸出緩沖器14的P溝道MOS晶體管Mpl和N溝道MOS晶體管Mnl被破壞。《問題》如上所述，電源間鉗位電路15作為ESD浪涌的放電時的電源之間的旁路元件具有重要的功能。但是，電源間鉗位電路15存在具有配置依賴性的限制特性，并且元件尺寸也大這樣的問題。即，由于ESD浪涌的放電發生于低阻抗的路徑中，所以電源間鉗位電路15自身被設計成低阻抗的元件。但是，在電源間鉗位電路1本文檔來自技高網...

【技術保護點】
一種半導體集成電路，具備靜電保護電路，其特征在于，所述半導體集成電路為了形成所述靜電保護電路的保護元件，具備第1導電類型的半導體區域、作為與所述第1導電類型相反的導電類型的第2導電類型的第1雜質區域、由所述第1導電類型的第2雜質區域形成的保護環，所述第1雜質區域作為至少具有長邊和短邊的長方形的平面構造而形成于所述半導體區域的內部，由所述第2雜質區域形成的所述保護環以包圍所述第1雜質區域的周邊的方式，以環型平面形狀形成于所述半導體區域的內部，在所述第1雜質區域的所述長方形的平面構造的所述短邊，形成破壞的危險性比其他部分高的薄弱點，在與所述長方形的平面構造的所述長邊對置的所述保護環的第1部分，形成沿著所述長邊的方向排列的多個電氣的觸點，在與形成于所述長方形的平面構造的所述短邊的所述薄弱點對置的所述保護環的第2部分，省略了多個電氣的觸點的形成。

【技術特征摘要】
2011.07.25 JP 2011-161732;2012.04.20 JP 2012-09641.一種半導體集成電路，具備靜電保護電路，其特征在于， 所述半導體集成電路為了形成所述靜電保護電路的保護元件，具備第I導電類型的半導體區域、作為與所述第I導電類型相反的導電類型的第2導電類型的第I雜質區域、由所述第I導電類型的第2雜質區域形成的保護環， 所述第I雜質區域作為至少具有長邊和短邊的長方形的平面構造而形成于所述半導體區域的內部， 由所述第2雜質區域形成的所述保護環以包圍所述第I雜質區域的周邊的方式，以環型平面形狀形成于所述半導體區域的內部， 在所述第I雜質區域的所述長方形的平面構造的所述短邊，形成破壞的危險性比其他部分聞的薄弱點， 在與所述長方形的平面構造的所述長邊對置的所述保護環的第I部分，形成沿著所述長邊的方向排列的多個電氣的觸點， 在與形成于所述長方形的平面構造的所述短邊的所述薄弱點對置的所述保護環的第2部分，省略了多個電氣的觸點的形成。2.根據權利要求I所述的半導體集成電路，其特征在于， 所述第2導電類型的所述第I雜質區域包括在所述短邊的方向上重復形成的多個第I雜質區域， 在所述多個第I雜質區域之間，沿著所述長邊的方向形成了 MOS晶體管的柵電極， 所述多個第I雜質區域的一方和另一方分別作為所述MOS晶體管的源極和漏極發揮功倉泛， 作為所述MOS晶體管的基板發揮功能的所述第I導電類型的所述半導體區域經由所述保護環而與作為所述MOS晶體管的所述源極發揮功能的所述多個第I雜質區域的所述一方電連接， 在作為所述MOS晶體管的所述漏極發揮功能的所述多個第I雜質區域的所述另一方的所述長方形的平面構造的所述短邊，形成所述薄弱點， 在所述保護環的內部，形成作為所述MOS晶體管的所述源極發揮功能的所述多個第I雜質區域的所述一方、以及作為所述MOS晶體管的所述柵電極和所述MOS晶體管的所述漏極發揮功能的所述多個第I雜質區域的所述另一方， 在與作為所述MOS晶體管的所述源極發揮功能的所述多個第I雜質區域的所述一方的所述長方形的平面構造的所述長邊對置的所述保護環的所述第I部分，形成沿著所述長邊的方向排列的所述多個電氣的觸點， 在與形成于作為所述MOS晶體管的所述漏極發揮功能的所述多個第I雜質區域的所述另一方的所述長方形的平面構造的所述短邊的所述薄弱點對置的所述保護環的所述第2部分，省略了多個電氣的觸點的形成。3.根據權利要求2所述的半導體集成電路，其特征在于， 作為所述MOS晶體管的所述源極發揮功能的所述多個第I雜質區域的所述一方包括多個源極雜質區域，作為所述MOS晶體管的所述漏極發揮功能的所述多個第I雜質區域的所述另一方包括多個漏極雜質區域，所述MOS晶體管的所述柵電極包括多個柵電極， 在所述保護環的所述內部，形成了所述多個源極雜質區域、所述多個柵電極以及所述多個漏極雜質區域。4.根據權利要求3所述的半導體集成電路，其特征在于， 在作為所述MOS晶體管的所述多個漏極雜質區域的所述多個第I雜質區域的多個所述長方形的平面構造的多個短邊，形成多個薄弱點， 在與形成于所述多個所述長方形的平面構造的所述多個短邊的所述多個薄弱點對置的所述保護環的多個第2部分，省略了多個電氣的觸點的形成。5.根據權利要求2所述的半導體集成電路，其特征在于， 在與作為所述MOS晶體管的所述源極發揮功能的所述多個第I雜質區域的所述一方的所述長方形的平面構造的所述短邊對置的所述保護環的第3部分，也省略了多個電氣的觸點的形成。6.根據權利要求5所述的半導體集成電路，其特征在于， 在由所述第2雜質區域形成的所述保護環的周邊，形成了由所述第2導電類型的第3雜質區域形成的另一個保護環， 在所述第I導電類型的所述半導體區域的周邊且所述另一個保護環的正下方，形成了所述第2導電類型的另一個半導體區域， 能夠經由所述另一個保護環對所述第2導電類型的所述另一個半導體區域供給規定的電壓。7.根據權利要求2所述的半導體集成電路，其特征在于， 在作為所述MOS晶體管的所述源極發揮功能的所述多個第I雜質區域的所述一方的所述長方形的所述平面構造的表面、以及作為所述MOS晶體管的所述漏極發揮功能的所述多個第I雜質區域的所述另一方的所述長方形的所述平面構造的表面，分別形成作為高融點金屬與硅的合金的硅化物， 在形成于作為所述MOS晶體管的所述漏極發揮功能的所述多個第I雜質區域的所述另一方的所述長方形的平面構造的所述短邊的所述薄弱點處，實質上未形成所述硅化物的硅化物塊或者將所述硅化物的硅化物塊的寬度設定為小于其他部分。8.根據權利要求I所述的半導體集成電路，其特征在于， 所述第2導電類型的所述第I雜質區域作為成為所述保護元件的二極管的陰極和陽極的一方發揮功能，另一方面，所述第I導電類型的所述半導體區域和由所述第I導電類型的所述第2雜質區域形成的保護環作為成為所述保護元件的所述二極管的所述陰極和所述陽極的另一方發揮功能， 在作為成為所述保護元件的所述二極管的所述陰極和所述陽極的所述一方發揮功能的所述第2導電類型的所述第I雜質區域的所述長方形的平面構造的所述短邊，形成所述薄弱點， 在與形成于作為成為所述保護元件的所述二極管的所述陰極和所述陽極的所述一方發揮功能的所述第2導電類型的所述第I雜質區域的所述長方形的平面構造的所述短邊的所述薄弱點對置的所述保護環的第2部分，省略了多個電氣的觸點的形成。9.根據權利要求8所述的半導體集成電路，其特征在于， 作為成為所述保護元件的所述二極管的所述陰極和所述陽極的所述一方發揮功能的所述第2導電類型的所述第I雜質區域包括多個第I雜質區域，在作為成為所述保護元件的所述二極管的所述陰極和所述陽極的所述一方發揮功能的所述多個第I雜質區域的所述長方形的平面構造的所述短邊，形成所述薄弱點， 在所述保護環的內部，形成作為成為所述保護元件的所述二極管的所述陰極和所述陽極的所述一方發揮功能的所述多個第I雜質區域， 在與形成于作為所述二極管的所述陰極和所述陽極的所述一方發揮功能的所述多個第I雜質區域的所述長方形的平面構造的所述短邊的所述薄弱點對置的所述保護環的所述第2部分，省略了多個電氣的觸點的形成。10.根據權利要求8所述的半導體集成電路，其特征在于， 在作為所述二極管的所述陰極和所述陽極的所述一方發揮功能的所述第2導電類型的所述第I雜質區域的表面，形成作為高融點金屬與硅的合金的硅化物， 在形成于作為所述二極管的所述陰極和所述陽極的所述一方發揮功能的所述第I雜質區域的所述長方形的平面構造的所述短邊的所述薄弱點處，實質上未形成所述硅化物的硅化物塊或者將所述硅化物的硅化物塊的寬度設定為小于其他部分。11.根據權利要求I所述的半導體集成電路，其特征在于， 所述第2導電類型的所述第I雜質區域包括在所述短邊的方向上重復形成的多個第I雜質區域， 在所述多個第I雜質區域之間，沿著所述長邊的方向形成MOS晶體管的柵電極， 所述多個第I雜質區域的一方和另一方分別作為所述MOS晶體管的源極和漏極發揮功倉泛， 由所述第2雜質區域形成的所述保護環以及作為所述MOS晶體管的基板發揮功能的所述第I導電類型的所述半導體區域、作為所述MOS晶體管的所述源極發揮功能的所述多個第I雜質區域的所述一方、以及作為所述MOS晶體管的所述漏極發揮功能的所述多個第I雜質區域的所述另一方能夠通過分別不同的驅動電壓進行驅動， 在作為所述MOS晶體管的所述源極發揮功能的所述多個第I雜質區域的所述一方的所述長方形的平面構造的所述短邊、以及作為所述MOS晶體管的所述漏極發揮功能的所述多個第I雜質區域的所述另一方的所述長方形的平面構造的所述短邊，形成所述薄弱點，在所述保護環的內部，形成作為所述MOS晶體管的所述源極發揮功能的所述多個第I雜質區域的所述一方、所述MOS晶體管的所述柵電極以及作為所述MOS晶體管的所述漏極發揮功能的所述多個第I雜質區域的所述另一方， 在與作為所述MOS晶體管的所述源極發揮功能的所述多個第I雜質區域的所述一方的所述長方形的平面構造的所述長邊對置的所述保護環的所述第I部分，形成沿著所述長邊的方向排列的所述多個電氣的觸點， 在與形成于作為所述MOS晶體管的所述源極發揮功能的所述多個第I雜質區域的所述一方的所述長方形的平面構造的所述短邊的所述薄弱點對置...

【專利技術屬性】
技術研發人員：吉岡明彥，
申請(專利權)人：瑞薩電子株式會社，
類型：發明
國別省市：