半導體集成電路和處理器制造技術

本公開涉及半導體集成電路和處理器。在一種實施例中，本發明專利技術公開了一種半導體集成電路，該半導體集成電路包括：第一逆變器；第二逆變器；第一晶體管，其中第一晶體管的一端與第一位線連接，以及第一晶體管的另一端與第一逆變器的第一輸入端子連接；第一元件組，包含第二晶體管，其中第一元件組的一端與第一逆變器的第一輸出端連接，以及第一元件組的另一端與第二位線連接；以及第二元件組，包含第三晶體管以及其磁阻可變的磁阻元件，其中第二元件組的一端與第一逆變器及第二逆變器連接，以及第二元件組的另一端與第一端子連接。

【技術實現步驟摘要】
本說明書所描述的實施例涉及半導體集成電路和處理器。
技術介紹
高速緩沖存儲器是確定微處理器的性能的主要因素。由于高速緩沖存儲器的面積占整個微處理器的面積的略小于一半，因而高速緩沖存儲器的功率消耗占整個微處理器的 功率消耗的一大部分。按照常規，能夠高速操作的SRAM (靜態隨機存取存儲器)被用作微處理器的高速緩沖存儲器。但是，由于SRAM是易失性存儲器，因而要使數據持續存儲于其中，則必須一直給它供電。因此，隨著小型化程度的增加，產生了以下問題由于在SRAM中存在泄漏電流(leak current)，因而SRAM需要大的靜態功耗。另一方面，微處理器的功率消耗能夠通過采用非易失性存儲器作為高速緩沖存儲器來降低。但是，即使是在非易失性存儲器當中能夠以最高速度操作的MRAM (磁阻式隨機存取存儲器)也太慢而無法用作高速緩沖存儲器。因此，現在期望能夠以高到能夠用作高速緩沖存儲器的速度操作的非易失性存儲器。
技術實現思路
本專利技術的目的是提供其中性能降低和電路面積增加得以抑制的非易失性存儲器。根據本專利技術的示例性實施例，本專利技術提供了一種半導體集成電路。該半導體集成電路包括第一逆變器，包含第一輸入端子和第一輸出端子；第二逆變器，包含第二輸入端子和第二輸出端子，其中第二逆變器的第二輸入端子與第一逆變器的第一輸出端子連接，以及第二逆變器的第二輸出端子與第一逆變器的第一輸入端子連接；第一晶體管，其中第一晶體管的一端與第一位線連接，以及第一晶體管的另一端與第一逆變器的第一輸入端子連接；第一元件組，包含多個第二晶體管，其中第一元件組的一端與第一逆變器的第一輸出端連接，以及第一元件組的另一端與第二位線連接；以及第二元件組，包含多個第三晶體管以及其磁阻可變的磁阻元件，其中第二元件組的一端與第一逆變器及第二逆變器連接，以及第二元件組的另一端與第一端子連接，其中給定的電位被按照操作來施加于第一端子。如果磁阻元件處于小電阻狀態，則磁阻元件的電阻值與第三晶體管的導通電阻值之和小于第一元件組的導通電阻值。如果磁阻元件處于大電阻狀態，則磁阻元件的電阻值與第三晶體管的導通電阻值之和大于第一元件組的導通電阻值。根據該示例性實施例，可以提供其中性能降低和電路面積增加得以抑制的非易失性 SRAM。附圖說明現在將參照附圖來描述用于實現本專利技術的各種特征的總體架構。附圖和相關的描述被提供用于例示本專利技術的實施例，而并非用于限定本專利技術的范圍圖I示出了根據本專利技術的第一實施例的非易失性SRAM的基本電路配置；圖2是根據第一實施例的非易失性SRAM單元的狀態轉換圖；圖3示出了根據第一實施例的非易失性SRAM單元在SRAM模式中的一種操作；圖4示出了根據第一實施例的非易失性SRAM單元在存儲模式中的一種操作；圖5示出了根據第一實施例的非易失性SRAM單元在存儲模式中的另一種操作；圖6是用于實現召回(recall)的根據第一實施例的非易失性SRAM單元的電路圖； 圖7示出了根據第一實施例的非易失性SRAM單元在被用作MRAM時操作的方式；圖8示出了根據第一實施例的第一改型(modification)的非易失性SRAM單元的召回操作；圖9示出了根據第一實施例的第二改型的非易失性SRAM單元的召回操作；圖10示出了根據第一實施例的第二改型的另一種非易失性SRAM單元的召回操作；圖11示出了采用根據第一實施例的非易失性SRAM單元的根據本專利技術的第二實施例的非易失性SRAM的基本結構；圖12是采用圖11的非易失性SRAM作為高速緩存的信息處理裝置的框圖；圖13示出了采用根據第一實施例的非易失性SRAM單元的根據本專利技術的第三實施例的一種FPGA ;以及圖14示出了采用根據第一實施例的非易失性SRAM單元的根據本專利技術的第三實施例的另一種FPGA。具體實施例方式本專利技術的實施例將在下面參照附圖來描述。(實施例I)圖I示出了根據本專利技術的第一實施例的非易失性SRAM單元10的基本電路架構。如圖I所示，非易失性SRAM單元10具有逆變器11和12、晶體管21-23及MTJ (磁性隧道結)31。第一和第二逆變器11和12每個都包括P溝道MOSFET和η溝道M0SFET，該P溝道MOSFET和η溝道MOSFET彼此串聯連接并被設置于兩個供電端子Vdd和Vss之間。第一和第二逆變器11和12彼此交叉耦接。第一晶體管21的柵極、源極和漏極分別連接到字線WL、第一位線BL以及第一逆變器11的輸入端子。第二晶體管22的柵極、源極和漏極分別連接到字線WL、第二位線BLB以及第二逆變器12的輸入端子。第三晶體管23的柵極、源極和漏極分別連接到開關線SL、交叉耦接的逆變器11和12以及MTJ 31。MTJ 31是具有磁化固定層311、非磁性層312和磁化自由層313的自旋注入式磁阻元件。非磁性層312是隧穿絕緣層，或者由非磁性金屬制成。MTJ 31的磁化固定層311和磁化自由層313分別連接到第三晶體管23和公共電位電極。在MTJ 31中，磁化自由層313的自旋方向根據寫入電流方向被從與磁化固定層311的方向平行的方向轉變為與其反向平行的方向，或者被從與磁化固定層311的方向反向平行的方向轉變為與其平行的方向。MTJ 31的電阻在磁化固定層311和磁化自由層313的自旋方向相互平行時為小，而在它們相互反向并行時為大。在下面的描述中，假定當寫入電流被促使沿著從磁化固定層311到磁化自由層313的方向流動時，如果磁化固定層311和磁化自由層313的自旋方向已經是彼此平行的，則它們轉變成為彼此反向平行的(從小電阻到大電阻)；以及當寫入電流被促使沿著從磁化自由層313到磁化固定層311的方向流動時,如果磁化固定層311和磁化自由層313的自旋方向已經是彼此反向平行的，則它們轉變成為彼此平行的(從大電阻到小電阻)。下面將描述以上所配置的非易失性SRAM單元10的操作方式。圖2是非易失性SRAM單元10的狀態轉換圖。如果控制電路(沒有示出)判斷非易失性SRAM單元10將被訪問，則非易失性SRAM單元10被供電的狀態被維持，并且非易失性SRAM單元10作為SRAM單元來操作。在下文中，這種狀態將稱為SRAM模式。當非易失性SRAM單元10處于SRAM模式時，能夠對其執行高速的數據讀取和寫入。 另一方面，如果控制電路判斷非易失性SRAM單元10將不被訪問，則MTJ 31存儲數據并且非易失性SRAM單元10被斷電(稱為斷電狀態(參見圖2))。泄漏電流因而能夠得以減小。如上所述，數據在非易失性SRAM單元10沒有被供電時被存儲于MTJ 31中，以及在非易失性SRAM單元10被供電時被存儲于SRAM部分中。為此，將數據從SRAM部分轉移到MTJ 31的處理(其中執行該處理的狀態在下文中稱為存儲模式)在非易失性SRAM單元10斷電之前執行。以及使數據從MTJ 31返回到SRAM部分的處理(其中執行該處理的狀態在下文中稱為召回模式)在非易失性SRAM單元10再次通電時執行。更具體而言，非易失性SRAM單元10的狀態按照以下方式來轉換。如果控制電路(沒有示出)判斷非易失性SRAM單元10將被訪問，則使非易失性SRAM單元10變為SRAM模式。如果其后控制電路判斷非易失性SRAM單元10將不被訪問，則進行從SRAM模式到存儲模式的轉換。當本文檔來自技高網...

【技術保護點】
一種半導體集成電路，包括：第一逆變器，包含第一輸入端子和第一輸出端子；第二逆變器，包含第二輸入端子和第二輸出端子，其中所述第二逆變器的所述第二輸入端子與所述第一逆變器的所述第一輸出端子連接，以及所述第二逆變器的所述第二輸出端子與所述第一逆變器的所述第一輸入端子連接；第一晶體管，其中所述第一晶體管的一端與第一位線連接，以及所述第一晶體管的另一端與所述第一逆變器的所述第一輸入端子連接；第一元件組，包含多個第二晶體管，其中所述第一元件組的一端與所述第一逆變器的所述第一輸出端連接，以及所述第一元件組的另一端與第二位線連接；以及第二元件組，包含多個第三晶體管以及其磁阻可變的磁阻元件，其中所述第二元件組布置于所述第二逆變器的所述第二輸出端子與第一端子之間，或者布置于所述第一晶體管與所述第一端子之間，并且其中給定的電位按照操作被施加于所述第一端子，以及其中如果所述磁阻元件處于小電阻狀態，則所述磁阻元件的電阻值與所述第三晶體管的導通電阻值之和小于所述第一元件組的導通電阻值，以及其中如果所述磁阻元件處于大電阻狀態，則所述磁阻元件的電阻值與所述第三晶體管的導通電阻值之和大于所述第一元件組的導通電阻值。

【技術特征摘要】
2011.07.28 JP 2011-1660701.一種半導體集成電路，包括 第一逆變器，包含第一輸入端子和第一輸出端子； 第二逆變器，包含第二輸入端子和第二輸出端子，其中所述第二逆變器的所述第二輸入端子與所述第一逆變器的所述第一輸出端子連接，以及所述第二逆變器的所述第二輸出端子與所述第一逆變器的所述第一輸入端子連接； 第一晶體管，其中所述第一晶體管的一端與第一位線連接，以及所述第一晶體管的另一端與所述第一逆變器的所述第一輸入端子連接； 第一元件組，包含多個第二晶體管，其中所述第一元件組的一端與所述第一逆變器的所述第一輸出端連接，以及所述第一元件組的另一端與第二位線連接；以及 第二元件組，包含多個第三晶體管以及其磁阻可變的磁阻元件，其中所述第二元件組布置于所述第二逆變器的所述第二輸出端子與第一端子之間，或者布置于所述第一晶體管與所述第一端子之間，并且其中給定的電位按照操作被施加于所述第一端子，以及 其中如果所述磁阻元件處于小電阻狀態，則所述磁阻元件的電阻值與所述第三晶體管的導通電阻值之和小于所述第一元件組的導通電阻值，以及 其中如果所述磁阻元件處于大電阻狀態，則所述磁阻元件的電阻值與所述第三晶體管的導通電阻值之和大于所述第一元件組的導通電阻值。2.根據權利要求I所述的電路，還包括 控制電路，配置用于使所述第二位線和所述第一端子接地，并且用于在所述半導體集成電路被供電時使所述第一元件組中的所述第二晶體管和布置于所述第二逆變器的所述第二輸出端子與所述第一端子之間的所述第三晶體管導通。3.根據權利要求2所述的電路，其中所述控制電路通過將參考電壓的一半施加于所述第一端子以及在所述半導體集成電路斷電之前使所述第三晶體管導通來允許寫入電流流過所述磁阻元件。4.一種半導體集成電路,包括 第一逆變器，包含第一輸入端子和第一輸出端子； 第二逆變器，包含第二輸入端子和第二輸出端子，其中所述第二逆變器的所述第二輸入端子與所述第一逆變器的所述第一輸出端子連接，以及所述第二逆變器的所述第二輸出端子與所述第一逆變器的所述第一輸入端子連接； 第一晶體管，其中所述第一晶體管的柵極與字線連接，所述第一晶體管的一端與第一位線連接，以及所述第一晶體管的另一端與所述第一逆變器的所述第一輸入端子連接；第二晶體管，其中所述第二晶體管的柵極與所述字線連接，所述第二晶體管的一端與所述第一逆變器的所述第一輸出端子連接； 第三晶體管，其中所述第三晶體管的一端與所述第一逆變器的所述第一輸入端子連接； 磁阻元件，其磁阻可變并且與所述第三晶體管的另一端連接； 第四晶體管，其中所述第四晶體管的一端與所述第二晶體管連接，以及所述第四晶體管的另一端與第二位線連接；以及 第五晶體管，其中所述第五晶體管的一端與...

【專利技術屬性】
技術研發人員：藤田忍，安部恵子，
申請(專利權)人：株式會社東芝，
類型：發明
國別省市：