低功耗靜態存儲器SRAM制造技術

本發明專利技術屬于存儲器技術領域，提出一種減少漏電流的靜態存儲器SRAM系統，包括讀寫電路、ECC檢錯糾錯電路、電壓調節器、偏壓管和存儲單元陣列，電壓調節器控制偏壓管降低或增加存儲單元陣列的電源電壓；讀寫電路，用于當電源電壓恢復到active模式，讀取存儲單元陣列內容，并將內容發送到ECC檢錯糾錯電路；ECC檢錯糾錯電路，用于檢錯糾錯，并將改正后的值通過讀寫電路寫回存儲單元陣列。本發明專利技術采用ECC檢測處于standby模式下SRAM各個陣列的單元值，在保證hold不出錯的情況下盡可能降低陣列的電源電壓或者抬高陣列的地線電壓，以盡可能降低漏電，實現極低功耗。

【技術實現步驟摘要】

本專利技術屬于存儲器
，尤其涉及一種低功耗靜態存儲器SRAM。
技術介紹
如圖4所示，是現有技術英特爾的一篇美國專利文獻US6560139B2，涉及一種低漏電流的靜態存儲器陣列。當SRAM陣列處于active (read和write)模式時，陣列的地線電壓降低，提高讀寫訪問的速度；當陣列處于standby時，地線電壓抬高，以減小漏電。附圖4示出了 SRAM陣列的兩個部分，訪問第一部分時，第二部分不訪問。附圖5為臺灣半導體制造有限公司申請的一篇關于減少漏電流的SRAM設備，申請號為US7269055B2。當SRAM陣列處于active (read和write)模式時,陣列的電源電壓抬高,提高讀寫訪問的速度；當陣列處 于standby時，電源電壓降低，以減小漏電。而US6970374B是上述二者的結合，以此來降低漏電流。然而，當SRAM處于standby模式時，傳統減小的方式很有可能沒有到極限值，可以通過進一步降低電源電壓或者抬高地線電壓減小漏電，但是電源電壓降低或者地線電壓抬高過多，SRAM單元hold穩定性變差，甚至出錯。另外，由于工藝波動和溫度的影響，不同的存儲陣列進入standby模式的降低電源電壓和提高地線電壓的程度也會有所不同。
技術實現思路
為了達到上述目的，本專利技術提出一種減少漏電流的靜態存儲器SRAM系統，包括讀寫電路、ECC檢錯糾錯電路、電壓調節器、偏壓管和存儲單元陣列，電壓調節器控制偏壓管降低或增加存儲單元陣列的電源電壓；讀寫電路，用于當電源電壓恢復到active模式，讀取存儲單元陣列內容，并將內容發送到ECC檢錯糾錯電路；ECC檢錯糾錯電路，用于檢錯糾錯，并將改正后的值通過讀寫電路寫回存儲單元陣列。優選的，ECC檢錯糾錯電路和讀寫電路連接，并和電壓調節器相連，電壓調節器和偏壓管連接，偏壓管和存儲單元陣列的電源線連接。優選的，存儲單元陣列中的存儲單元包括電源線，地線，字線，位線和互補位線。讀寫電路和存儲單元陣列中的位線和互補位線連接。為了達到上述目的，本專利技術提出一種減少靜態存儲器SRAM漏電流的方法，包括以下步驟(1)電壓調節器控制偏壓管把陣列單元的電源電壓降低到V0; (2)電源電壓恢復到active模式，讀寫電路讀取陣列中單元的內容，然后把所讀內容送入ECC檢錯糾錯電路，若出錯，采用ECC糾錯，并把改正后的值通過讀寫電路寫回陣列，轉到第(4)步；若沒有出錯，轉到第(3)步；(3)采用電壓調節器控制偏壓管把陣列單元的電源電壓降低到比前一次降低的值小AV，轉到第(2)步；(4)將陣列單元的電源電壓增加Λ V，陣列進入standby模式。采用ECC檢測處于standby模式下SRAM各個陣列的單元值,在保證hold不出錯的情況下盡可能降低陣列的電源電壓或者抬高陣列的地線電壓，以盡可能降低漏電，實現極低功耗。附圖說明附圖I為根據本專利技術一個實施例低功耗靜態存儲器SRAM單元；附圖2為根據本專利技術一個實施例降低漏電流的靜態存儲器SRAM系統；附圖3為根據本專利技術另一個實施例降低漏電流的靜態存儲器SRAM系統；附圖4為現有技術低漏電流的靜態存儲器陣列；附圖5為現有技術減少漏電流的SRAM設備。具體實施例方式附圖I為根據本專利技術一個實施例低功耗靜態存儲器SRAM單元100。其中101為電源線，102為地線，103為字線，104為位線，105為互補位線，106為一個NMOS傳輸管，107為另一個NMOS傳輸管，108為一個PMOS負載管，109為另一個PMOS負載管，110為一個NMOS驅動管，111為另一個NMOS驅動管，112為存儲節點，113為互補存儲節點。第一 NMOS傳輸管106的漏端、柵端、源端分別與位線104、字線103、存儲節點112連接；第二 NMOS傳輸管的漏端、柵端、源端分別與互補位線105、字線103、互補存儲節點113連接；第一 PMOS負載管的漏端、柵端、源端分別與存儲節點112、互補存儲節點113、電源線101連接；第二 PMOS負載管的漏端、柵端、源端分別與互補存儲節點113、存儲節點112、電源線101連接；第一NMOS驅動管的漏端、柵端、源端分別與存儲節點112、互補存儲節點113、地線104連接；第二 NMOS驅動管的漏端、柵端、源端分別與互補存儲節點113、存儲節點112、地線104連接。附圖2為根據本專利技術一個實施例降低漏電流的靜態存儲器SRAM系統200。和附圖I中相同的元件使用了相同的附圖標記，在此不一一贅述。其中，210為SRAM存儲單元陣列，201為讀寫電路(SA&WD)，202為ECC檢錯糾錯電路，203為電壓調節器，204是一個偏壓 管，220為外界電源線，230為地線。ECC檢錯糾錯電路202和讀寫電路201連接，并和電壓調節器203相連，電壓調節器203和偏壓管204連接。偏壓管204和存儲單元陣列210的電源線連接，同時和外界電源線連接。存儲單元陣列210的地線和外界地線連接。假設存儲單元陣列電源電壓101降低到VO時，所有單元的值都不會改變，電壓調節器控制偏壓管204每次降低陣列電源電壓的幅度為AV。當SRAM的某個陣列進入standby時，為了使陣列單元的電源電壓101降低到最大程度，實現既降低陣列漏電，又不影響存儲穩定性。具體實現方式如下(I)電壓調節器203控制偏壓管204把陣列單元的電源電壓101降低到V0。(2)電源電壓101恢復到active模式，讀寫電路201讀取陣列中單元的內容，然后把所讀內容送入ECC檢錯糾錯電路202，若出錯，采用ECC糾錯，并把改正后的值通過讀寫電路201寫回陣列210，轉到第(4)步；若沒有出錯，轉到第(3)步。(3)采用電壓調節器203控制偏壓管204把陣列單元的電源電壓101降低到比前一次降低的值小Λ V，轉到第⑵步。(4)將陣列單元的電源電壓101增加Λ V，陣列進入standby模式。通過上述步驟，可以檢測到的陣列處于standby模式時最低或者接近最低的電源電壓，進而使得陣列的漏電盡可能小，實現極低功耗。值得注意的是，的取值越小，最終得到standby模式下的電源電壓越接近最小值。附圖3為根據本專利技術另一個實施例降低漏電流的靜態存儲器SRAM系統。和附圖I中相同的元件使用了相同的附圖標記，在此不一一贅述。其中，210為SRAM存儲單元陣列，201為讀寫電路(SA&WD)，202為ECC檢錯糾錯電路，203為電壓調節器，304是一個偏壓管，220為外界電源線，230為地線。ECC檢錯糾錯電路202和讀寫電路201連接，并和電壓調節器203相連，電壓調節器203和偏壓管204連接。偏壓管304和存儲單元陣列210的地線連接，同時和外界地線連接。存儲單元陣列210的電源線和外界電源線連接。假設陣列地電壓抬高到Vl時，所有單元的值都不會改變，電壓調節器202控制偏壓管203每次抬高陣列地電壓102的幅度為Λ V。當SRAM的某個陣列進入standby時，為了使地電壓102抬高到最大程度，實現既降低陣列漏電，又不影響存儲穩定性。具體實現方式如下 (I)電壓調節器203控制偏壓管304把存儲單元陣列的地電壓102抬高到VI。(2)地電壓101恢復到active模式，讀寫電路201讀本文檔來自技高網...

【技術保護點】
一種減少漏電流的靜態存儲器SRAM系統，包括讀寫電路、ECC檢錯糾錯電路、電壓調節器、偏壓管和存儲單元陣列，其特征在于：電壓調節器控制偏壓管降低或增加存儲單元陣列的電源電壓；讀寫電路，用于當電源電壓恢復到active模式，讀取存儲單元陣列內容，并將內容發送到ECC檢錯糾錯電路，另外，讀寫電路也可將ECC改正的值寫入存儲單元陣列；ECC檢錯糾錯電路，用于檢錯糾錯，并將改正后的值通過讀寫電路寫回存儲單元陣列。

【技術特征摘要】

【專利技術屬性】
技術研發人員：林殷茵，薛曉勇，
申請(專利權)人：復旦大學，
類型：發明
國別省市：