半導體器件制造技術

在一種半導體器件中，具有由控制信號激活和截止的低能耗模式的各存儲模塊屬于存儲塊。控制信號的傳輸路徑被設置為以使所述控制信號通過模塊內部路徑并行輸入各存儲塊中，并且使所述控制信號通過模塊內部路徑從所述存儲塊的特定存儲模塊中輸出至下級模塊外部路徑，所選擇的存儲塊中的特定存儲模塊的存儲容量比屬于同一存儲塊的存儲模塊的存儲容量大。

【技術實現步驟摘要】
半導體器件相關申請的交叉引用2011年7月21日提交的日本專利申請第2011-159804號公開的全部內容(包括說明書、附圖和摘要)通過引用并入本文。
本專利技術涉及一種半導體器件，所述半導體器件包括多個具有低能耗模式的存儲模塊，所述存儲模塊適用于，例如，包含多個存儲模塊以及中央處理單元、加速器等的系統芯片微型計算機。
技術介紹
當半導體器件處于低能耗模式時，如果低能耗模式被取消，那么將會重新啟動對在低能耗模式中無電力供應的電路的電力供應，并且非操作狀態中的電路重新啟動操作。因此，產生沖擊電流和不理想的基態的提高。這可引起電子遷移的發生，所述電子遷移可反過來引起故障發生。除此之外，還可出現邏輯閾電平的波動，所述波動可導致在操作中發生錯誤。具體而言，在安裝在半導體器件中的存儲模塊具有較大存儲容量的情況下，當許多存儲模塊的低能耗狀態被取消時，可產生較大的沖擊電流。因此，需要一種技術來降低當低能耗模式被取消時產生的沖擊電流，專利文件中公開了一些技術，典型的例子在下文描述。日本專利公開第2007-164822號公開了一種技術，其中，用信號線(接合線)以串聯的形式將多個半導體芯片彼此連接，通電控制信號通過信號線傳輸，從而控制接通半導體芯片的電源的時機，這就使得不會同時接通半導體芯片而是順序接通，從而，避免在接通操作過程中產生高電流峰值。日本專利公開第2008-91030號公開了一種技術，其中，半導體集成電路器件被配置為控制一個電路塊的電源的激活時機以使得在另一電路塊執行指令的過程中進行所述激活，從而能夠避免由于激活電路塊的電源的時機發生重疊而產生較高的電流峰值，上述半導體集成電路器件包括多個電路塊，所述電路塊的開/關獨立控制，并且能夠獨立地執行指令。在控制低能耗模式方面，日本專利公開第2007-173385號公開了一種技術，其中，當在重啟待機模式中引入一種操作來截止對除了SRAM存儲陣列之外的外圍電路的電力供應，同時保存存儲在SRAM存儲陣列中的信息時，將存儲陣列的基態提高約0.3V以減少漏電流。
技術實現思路
已進行研究以降低當包括多個具有低能耗模式的存儲模塊的半導體器件中低能耗模式取消時可產生的沖擊電流。在諸如系統芯片微型計算機之類的特定類型的半導體器件中，將獨立布置于半導體器件中的處理器核心、多個加速器以及多個存儲模塊配置為芯片形式。在這樣的芯片半導體器件中，存儲模塊設置在整個芯片的各個位置，并且各存儲模塊的存儲容量彼此不同。為了控制這些具有不同存儲容量的多個存儲模塊的低能耗模式以使存儲模塊在不同時間退出低能耗模式，如果所述時間通過使用如日本專利公開第2007-164822中所公開的串聯連接依次變化，則需要使控制信號沿較長的控制信號路徑傳輸，這導致芯片尺寸增加且控制低能耗模式所需的操作時間增加。在日本專利公開第2008-91030號公開的技術中，激活電源的時間以類似于日本專利公開第2007-164822號中公開的方式變化，因此該技術具有類似的問題。本專利技術公開了一種通過在存儲模塊的塊單元中傳輸控制信號從而控制設置和重置低能耗模式的時間來控制大量具有各種不同存儲容量的存儲模塊的低能耗模式的設置和重置的技術。該技術使控制信號傳輸路徑的長度縮短并且使模式轉換時間縮短。因此，很容易在半導體器件的布置和路徑設計中設計控制信號傳輸路徑的布局。本專利技術公開的這種技術和由此所提供的相關優點未在以上引用的任何專利文件中公開。具體而言，在存儲模塊包括SRAM并且具有與其中在達到低能耗狀態的同時保存SRAM中的信息的低能耗模式相同的重啟待機模式的情況下，如果使用日本專利公開第2007-173385號公開的技術，則當重啟待機模式取消時較大的沖擊電流流過整個存儲陣列。在諸如包括多個具有重啟待機模式的SRAM存儲模塊的微型計算機之類的系統芯片型半導體器件中，使在低能耗模式取消時產生的沖擊電流最小化是必要的。然而，除了降低沖擊電流之外，在設計半導體器件時還應當考慮其它因素，例如增加集成密度、減小元件裝置尺寸以實現高集成密度、提高運行速度、增加設計的容易性等等，這些在本專利技術中均有所考慮。本專利技術的一個目的是提供包括多個具有低能耗模式的存儲模塊并被配置成降低在低能耗模式取消時所產生的沖擊電流的半導體器件。本專利技術的另一目的是提供與半導體器件相關的技術以通過使用簡單的配置來抑制在低能耗模式取消時多個存儲模塊中產生的沖擊電流、提高取消低能耗模式的運行速度并且提高設計配置的容易性。本專利技術的其它特征和目的參考附圖通過對實施方式的描述變得顯而易見。本專利技術的示例性方面如下描述。由控制信號控制進入和退出低能耗模式的各個存儲模塊屬于存儲塊。控制信號傳輸路徑被配置為使控制信號并行輸入至屬于同一存儲塊的存儲模塊中并且使控制信號通過模塊內部路徑傳輸以及使控制信號平行施加于屬于同一存儲塊的存儲模塊，這樣所述控制信號通過所述模塊內部路徑從存儲塊的特定存儲模塊中輸出并且輸出至下級模塊外部路徑。存儲塊中所選擇的特定存儲模塊具有比屬于同一存儲塊的另一存儲模塊大的存儲容量。因此，與那些其中控制信號從一個存儲模塊依次傳送至另一存儲模塊的結構所產生的路徑總長度、路徑占用的總面積和總傳播時間相比，實現了路徑總長度縮短、路徑占用的總面積減少和總傳播時間減少。所選擇的控制信號從其中傳送出來并傳送至下級模塊外部路徑的上述特定存儲模塊的存儲容量比屬于同一目標存儲塊的另一存儲模塊更大，換句話說，所述特定存儲模塊不是所述存儲塊中存儲容量最小的存儲模塊。這可避免當下級位置中的存儲模塊從低能耗狀態退出時上級位置中的許多存儲模塊仍然處于從低能耗狀態中退出的轉換過程中，因此可產生較大的沖擊電流。上述特定存儲模塊可根據存儲模塊的存儲容量或與存儲容量有關的數據從目標存儲塊的存儲模塊中選擇。本專利技術示例性方面提供的優點在下文簡要地描述。也就是說，當多個存儲模塊的低能耗模式被取消時可抑制沖擊電流的產生。通過使用簡單的結構可抑制當多個存儲模塊的低能耗模式被取消時產生沖擊電流、可提高取消低能耗模式的操作速度并提高對結構進行設計的容易性。附圖說明圖1是半導體器件的框圖，其中，關鍵點在于存儲模塊中的重啟待機信號的傳輸路徑；圖2是舉例說明延遲因素的圖，所述延遲因素在延遲因素包括模塊內部路徑的配線的配線電阻、與配線相關的寄生電容以及位于路徑中的驅動電路的操作延遲的情況下確定重啟待機信號沿模塊內部路徑INRij的傳播時間；圖3是舉例說明延遲因素的圖，所述延遲因素在使用檢測電路CMP檢測響應重啟待機信號中的無效變化而取消重啟待機模式所需要的操作時間，并且將檢測的操作時間用作傳播時間的情況下確定沿模塊內部路徑INRij的傳播時間；圖4是時間圖表，該圖表根據設置和取消重啟待機舉例說明與圖3所示的電路結構的操作相關的時間；圖5是舉例說明其中存儲塊中的沖擊電流峰值重疊的操作的操作時間圖表；圖6是舉例說明其中模塊內部路徑INRij沿與字線相交的方向延伸的存儲模塊的具體例子的電路圖；圖7是舉例說明其中模塊內部路徑INRij沿與位線相交的方向延伸的存儲模塊的具體例子的電路圖；圖8是舉例說明其中模塊內部路徑的INRij沿列電路的陣列延伸的存儲模塊的具體例子的圖；圖9是舉例說明列單元的具體例子的電路圖；圖10是舉例說明其中模塊內部路徑INRi本文檔來自技高網...

【技術保護點】
一種半導體器件，所述半導體器件包括：設置在半導體基底上的多個存儲模塊，由控制信號控制各存儲模塊進入低能耗模式和退出低能耗模式，其中，所述存儲模塊屬于存儲塊，其中，所述控制信號通過上級模塊外部路徑并行輸入屬于同一存儲塊的存儲模塊并且通過模塊內部路徑傳輸，其中，所述控制信號通過模塊內部路徑由所述存儲模塊中的特定存儲模塊輸出并且輸出至下級模塊外部路徑，并且其中，所述特定存儲模塊的存儲容量比屬于同一存儲塊的另一存儲模塊的存儲容量大。

【技術特征摘要】
2011.07.21 JP 2011-1598041.一種半導體器件，所述半導體器件包括：設置在半導體基底上的多個存儲模塊，由控制信號控制各存儲模塊進入低能耗模式和退出低能耗模式，其中，所述存儲模塊屬于存儲塊，其中，所述控制信號通過上級模塊外部路徑并行輸入屬于同一存儲塊的存儲模塊并且通過模塊內部路徑傳輸，其中，所述控制信號通過模塊內部路徑由所述存儲模塊中的特定存儲模塊輸出并且輸出至下級模塊外部路徑，其中，所述存儲模塊中的每一者具有存儲單元的陣列和外圍電路，所述外圍電路執行從所述存儲單元讀取數據和向所述存儲單元寫入數據，并且其中，所述特定存儲模塊的存儲容量比屬于同一存儲塊的另一存儲模塊的存儲容量大。2.如權利要求1所述的半導體器件，其中，所述存儲模塊被配置為沿各存儲模塊中的模塊內部路徑的傳播時間隨所述存儲模塊的存儲容量的增大而增加。3.如權利要求2所述的半導體器件，其中，確定沿所述模塊內部路徑的傳播時間的延遲因素包括形成所述模塊內部路徑的配線的配線電阻、與所述配線相關的寄生電容以及位于所述配線中部的驅動電路的操作延遲。4.如權利要求2所述的半導體器件，其中，確定沿所述模塊內部路徑的傳播時間的延遲因素包括檢測電路所需的檢測操作時間，且該檢測操作時間是檢測電路檢測出所述低能耗模式響應控制信號的變化而被取消所需的操作時間。5.如權利要求2所述的半導體器件，其中，所述特定存儲模塊為在該特定存儲模塊所屬的存儲塊中存儲容量最大的存儲模塊。6.如權利要求2所述的半導體器件，其中，所述模塊內部路徑被設置為，在所述存儲單元的陣列中平行排列的位線數目大于平行排列的字線數目的情況下，所述模塊內部路徑沿與所述位線相交的方向延伸，而在相反的情況下，所述模塊內部路徑沿與所述字線相交的方向延伸。7.如權利要求3所述的半導體器件，其中，所述存儲單元通過選擇端子與字線耦合，其中，所述外圍電路包括配置成根據地址信號生成字線選擇信號的地址譯碼器、配置成根據由所述地址譯碼器生成的字線選擇信號選擇性地驅動所述字線至選擇電平的字驅動器以及多個第一MOS晶體管，當所述第一MOS晶體管接通時向所述字線提供對應于非選擇電平的電勢，其中，當所述控制信號處于第一狀態中時，切斷所述地址譯碼器和所述字驅動器的電源電壓供應并且接通所述第一MOS晶體管，由此設置所述存儲模塊進入低能耗模式，而當所述控制信號處于第二狀態中時，所述存儲模塊退出所述低能耗模式，并且其中，所述模塊內部路徑沿與所述字線延伸方向相交的方向延伸且所述模塊內部路徑順序地與各第一MOS晶體管的柵極耦...

【專利技術屬性】
技術研發人員：山木貴志，
申請(專利權)人：瑞薩電子株式會社，
類型：發明
國別省市：