雙槽UMOSFET器件制造技術

本發明專利技術涉及一種雙槽UMOSFET器件。該器件包括襯底區(1)；漂移區(2)、外延層(3)、源區(4)，依次層疊于襯底區(1)的上表面；柵極，設置于漂移區(2)、外延層(3)及源區(4)內部并位于雙槽UMOSFET器件的中間位置處；柵介質保護區(5)，設置于漂移區(2)內并位于柵極下方；源極(10)，設置于漂移區(2)、外延層(3)及源區層(4)內部并位于雙槽UMOSFET器件的靠近兩側位置處；源槽拐角保護區(6)，設置于漂移區(2)內并位于源極(10)下方；漏極(11)，設置于襯底區(1)下表面。本發明專利技術通過在源極與漂移區及外延層的界面形成肖特基接觸，在保證不引起體二極管的“通電劣化”問題的同時，減少了額外的肖特基二極管，提高了器件的可靠性并降低了器件設計的復雜性和成本。

Dual channel UMOSFET device

The invention relates to a double slot UMOSFET device. The device comprises a substrate (1); drift region (2), epitaxial layer (3), the source region (4), sequentially laminated on the substrate region (1) on the surface; the gate, arranged in the drift region (2), epitaxial layer (3) and (4) the source area of the middle position of the internal and in a double groove UMOSFET device; gate dielectric protection area (5), set in the drift region (2) and located beneath the gate; the source (10), set in the drift region (2), epitaxial layer (3) and the source region layer (4) and is located in the internal double groove near the UMOSFET device the positions of both sides; the source groove (6), the corner protection zone is arranged in the drift region (2) and the source (10) below; drain (11), (1) is arranged on the substrate surface. The invention is characterized in that the source and the drift region and the epitaxial layer formed at the interface between Schottky contact, the guarantee is not caused by diode \power deterioration problem at the same time, reduce the extra Schottky diode, improve device reliability and reduces the cost and complexity of device design.

【技術實現步驟摘要】
雙槽UMOSFET器件
本專利技術涉及集成電路
，特別涉及一種雙槽UMOSFET器件。
技術介紹
寬帶隙半導體材料SiC具有較大的禁帶寬度，較高的臨界擊穿電場，高熱導率和高電子飽和漂移速度等優良物理和化學特性，適合制作高溫、高壓、大功率、抗輻照的半導體器件。在功率電子領域中，功率MOSFET已被廣泛應用，它具有柵極驅動簡單，開關時間短等特點。垂直結構的UMOSFET相對于橫向結構的MOSFET，具有導通電阻小，元胞尺寸小的優點，具有廣闊的應用前景。但在UMOSFET中，槽柵拐角處的電場集中很容易導致該處氧化層被提前擊穿，對于SiC材料來說這一現象更為嚴重。通過在柵槽的底部設計一層P+型摻雜區域即P+柵氧保護區，使槽底的尖峰電場從柵氧化層上轉移到P+柵氧保護區與N-漂移區所構成的PN結上，進而緩解了柵氧電場帶來的可靠性問題。并且雙槽結構的UMOSFET，通過在源極刻槽，該區域深入N-漂移區的深度要大于柵氧在N-漂移區中的深度，利用這點，氧化層處的電場因為源槽的存在而轉移到源槽拐角處，進一步改善器件的擊穿特性。同時MOSFET在變流器中作為功率開關，當其體二極管作為續流通路持續流過正向電流時，會發生“通電劣化”現象，使導通電阻和二極管的正向導通壓降增大，并引起可靠性問題。因此在實際的應用中，通常采用在器件源漏極兩端并聯一個開啟電壓小于體二極管的肖特基二極管的方法來提供續流通路。顯然這種方法極大地增加了電路設計的復雜性和成本費用。
技術實現思路
因此，為解決現有技術存在的技術缺陷和不足，本專利技術提出一種雙槽UMOSFET器件。具體地，本專利技術一個實施例提出的一種雙槽UMOSFET器件，包括：襯底區1；漂移區2、外延層3、源區4，依次層疊于所述襯底區1的上表面；柵極，設置于所述漂移區2、所述外延層3及所述源區4內部并位于所述雙槽UMOSFET器件的中間位置處；柵介質保護區5，設置于所述漂移區2內并位于所述柵極下方；源極10，設置于所述漂移區2、所述外延層3及所述源區層4內部并位于所述雙槽UMOSFET器件的靠近兩側位置處；源槽拐角保護區6，設置于所述漂移區2內并位于所述源極10下方；漏極11，設置于所述襯底區1下表面。在本專利技術的一個實施例中，所述襯底區1為N型SiC材料，其厚度為200μm～500μm、摻雜濃度為5×1018cm-3～1×1020cm-3、摻雜離子為氮離子。在本專利技術的一個實施例中，所述漂移區2為N型SiC材料，其厚度為10μm～20μm、摻雜濃度為1×1015cm-3～6×1015cm-3、摻雜離子為氮離子。在本專利技術的一個實施例中，所述外延層3為P型SiC材料，其厚度為1μm～1.5μm、摻雜濃度為1×1017cm-3、摻雜離子為鋁離子。在本專利技術的一個實施例中，所述源區4為N型SiC材料，其厚度為0.5μm、摻雜濃度為5×1018cm-3、摻雜離子為氮離子。在本專利技術的一個實施例中，所述柵極包括柵介質層7和柵極層8；所述柵介質層7為SiO2材料，其厚度為100nm；所述柵極層8為ploy-Si材料，其厚度為2.4μm，寬度為1.3μm。在本專利技術的一個實施例中，所述柵介質保護區5為P型摻雜，摻雜濃度為3×1018cm-3，摻雜離子為鋁離子，且其厚度為0.5μm。在本專利技術的一個實施例中，所述源極10為Ti、Ni或Au材料，所述漏極11為Ti、Ni或Au材料。在本專利技術的一個實施例中，所述源槽拐角保護區6為P型摻雜，摻雜濃度為3×1018cm-3，摻雜離子為鋁離子，且其厚度為0.5μm。在本專利技術的一個實施例中，所述雙槽UMOSFET器件還包括柵電極9和鈍化層；其中，所述鈍化層設置于所述源區4的上表面，且所述柵電極9設置于所述鈍化層內連接所述柵極。上述實施例，通過在源極和漂移區及外延層的界面形成肖特基接觸，替代外接的肖特基二極管作為續流通路，在保證不引起體二極管的“通電劣化”問題的同時，減少了額外的肖特基二極管，提高了器件的可靠性并降低了器件設計的復雜性和成本。通過以下參考附圖的詳細說明，本專利技術的其它方面和特征變得明顯。但是應當知道，該附圖僅僅為解釋的目的設計，而不是作為本專利技術的范圍的限定，這是因為其應當參考附加的權利要求。還應當知道，除非另外指出，不必要依比例繪制附圖，它們僅僅力圖概念地說明此處描述的結構和流程。附圖說明下面將結合附圖，對本專利技術的具體實施方式進行詳細的說明。圖1為本專利技術實施例提供的一種雙槽UMOSFET器件的結構示意圖；圖2圖2a-圖2k為本專利技術實施例提供的一種雙槽UMOSFET器件的工藝示意圖。具體實施方式為使本專利技術的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本專利技術的具體實施方式做詳細的說明。實施例一請參見圖1，圖1為本專利技術實施例提供的一種雙槽UMOSFET器件的結構示意圖。本專利技術雙槽UMOSFET器件包括：襯底區1；漂移區2、外延層3、源區4，依次層疊于所述襯底區1的上表面；柵極，設置于所述漂移區2、所述外延層3及所述源區4內部并位于所述雙槽UMOSFET器件的中間位置處；柵介質保護區5，設置于所述漂移區2內并位于所述柵極下方；源極10，設置于所述漂移區2、所述外延層3及所述源區層4內部并位于所述雙槽UMOSFET器件的靠近兩側位置處；源槽拐角保護區6，設置于所述漂移區2內并位于所述源極10下方；漏極11，設置于所述襯底區1下表面。可選地，所述襯底區1為N型SiC材料，其厚度為200μm～500μm、摻雜濃度為5×1018cm-3～1×1020cm-3、摻雜離子為氮離子。可選地，所述漂移區2為N型SiC材料，其厚度為10μm～20μm、摻雜濃度為1×1015cm-3～6×1015cm-3、摻雜離子為氮離子。可選地，所述外延層3為P型SiC材料，其厚度為1μm～1.5μm、摻雜濃度為1×1017cm-3、摻雜離子為鋁離子。可選地，所述源區4為N型SiC材料，其厚度為0.5μm、摻雜濃度為5×1018cm-3、摻雜離子為氮離子。可選地，所述柵極包括柵介質層7和柵極層8；所述柵介質層7為SiO2材料，其厚度為100nm；所述柵極層8為ploy-Si材料，其厚度為2.4μm，寬度為1.3μm。可選地，所述柵介質保護區5為P型摻雜，摻雜濃度為3×1018cm-3，摻雜離子為鋁離子，且其厚度為0.5μm。可選地，所述源極10為Ti、Ni或Au材料，所述漏極11為Ti、Ni或Au材料。可選地，所述源槽拐角保護區6為P型摻雜，摻雜濃度為3×1018cm-3，摻雜離子為鋁離子，且其厚度為0.5μm。可選地，所述雙槽UMOSFET器件還包括柵電極9和鈍化層；其中，所述鈍化層設置于所述源區4的上表面，且所述柵電極9設置于所述鈍化層內連接所述柵極。優選地，源槽(即源極)的深度大于柵槽(即柵極)的深度，且源槽的寬度等于P+源槽拐角保護區6的寬度；柵槽的寬度等于P+柵氧保護區5的寬度，所述源極10與漂移區2和外延層3之間的界面為肖特基接觸，其余為歐姆接觸。可選地，源槽深度為3μm，柵槽深度為2.5μm，通過ICP刻蝕形成。源槽和源槽拐角保護區6的寬度分別為1μm，柵槽和柵介質保護區(例如為柵氧保護區)5的寬度分別為1.5μm。淀積場氧化層或者Si3N4層作為鈍化層，腐蝕鈍化層開電極孔。柵電極9本文檔來自技高網...

【技術保護點】
一種雙槽UMOSFET器件，其特征在于，包括：襯底區(1)；漂移區(2)、外延層(3)、源區(4)，依次層疊于所述襯底區(1)的上表面；柵極，設置于所述漂移區(2)、所述外延層(3)及所述源區(4)內部并位于所述雙槽UMOSFET器件的中間位置處；柵介質保護區(5)，設置于所述漂移區(2)內并位于所述柵極下方；源極(10)，設置于所述漂移區(2)、所述外延層(3)及所述源區層(4)內部并位于所述雙槽UMOSFET器件的靠近兩側位置處；源槽拐角保護區(6)，設置于所述漂移區(2)內并位于所述源極(10)下方；漏極(11)，設置于所述襯底區(1)下表面。

【技術特征摘要】
1.一種雙槽UMOSFET器件，其特征在于，包括：襯底區(1)；漂移區(2)、外延層(3)、源區(4)，依次層疊于所述襯底區(1)的上表面；柵極，設置于所述漂移區(2)、所述外延層(3)及所述源區(4)內部并位于所述雙槽UMOSFET器件的中間位置處；柵介質保護區(5)，設置于所述漂移區(2)內并位于所述柵極下方；源極(10)，設置于所述漂移區(2)、所述外延層(3)及所述源區層(4)內部并位于所述雙槽UMOSFET器件的靠近兩側位置處；源槽拐角保護區(6)，設置于所述漂移區(2)內并位于所述源極(10)下方；漏極(11)，設置于所述襯底區(1)下表面。2.根據權利要求1所述的雙槽UMOSFET器件，其特征在于，所述襯底區(1)為N型SiC材料，其厚度為200μm～500μm、摻雜濃度為5×1018cm-3～1×1020cm-3、摻雜離子為氮離子。3.根據權利要求1所述的雙槽UMOSFET器件，其特征在于，所述漂移區(2)為N型SiC材料，其厚度為10μm～20μm、摻雜濃度為1×1015cm-3～6×1015cm-3、摻雜離子為氮離子。4.根據權利要求1所述的雙槽UMOSFET器件，其特征在于，所述外延層(3)為P型SiC材料，其厚度為1μm～1.5μm、摻雜濃度為1×1...

【專利技術屬性】
技術研發人員：湯曉燕，陳輝，宋慶文，張藝蒙，張玉明，
申請(專利權)人：西安電子科技大學，
類型：發明
國別省市：陜西,61