N溝道和P溝道FINFET單元架構(gòu)制造技術(shù)

一種適合用于標(biāo)準(zhǔn)單元庫的finFET塊架構(gòu)，該finFET塊架構(gòu)基于如下布置，該布置包括在襯底的具有第一傳導(dǎo)性類型的第一區(qū)域中的第一半導(dǎo)體鰭集合和在襯底的第二區(qū)域中的第二半導(dǎo)體鰭集合，第二區(qū)域具有第二傳導(dǎo)性類型。被布置于第一和第二半導(dǎo)體鰭集合之上的包括在第一和第二區(qū)域中的柵極跡線的圖案化的柵極導(dǎo)體層用于晶體管柵極。在柵極導(dǎo)體層之上的圖案化的導(dǎo)體層布置于正交布圖圖案中并且可以包括在第一和第二區(qū)域中的鰭之上的多個浮動功率總線。

N channel and P channel FINFET cell architecture

A piece of architecture suitable for finFET standard cell library, the finFET block architecture based on the following arrangement, the arrangement includes a second semiconductor fin the first semiconductor fin in the first region having a first conductivity type of the substrate in the set and in the second area of the substrate in the collection of the second area has a second conductive type. A patterned gate conductor layer that is arranged above the first and second semiconductor fin assemblies, including a gate trace in the first and second regions, for the gate of the transistor. The patterned conductor layer above the gate conductor layer is arranged in the orthogonal layout pattern and may include a plurality of floating power buses above the fins in the first and second regions.

【技術(shù)實現(xiàn)步驟摘要】
N溝道和P溝道FINFET單元架構(gòu)本申請是2014年3月26日進(jìn)入中國國家階段、國家申請?zhí)枮?01280046926.3、專利技術(shù)名稱為“N溝道和P溝道FINFET單元架構(gòu)”的中國專利技術(shù)專利申請的分案申請。
本專利技術(shù)涉及集成電路器件、單元庫、單元架構(gòu)和用于包括finFET器件的集成電路器件的電子設(shè)計自動化工具。
技術(shù)介紹
已經(jīng)在D.Hisamoto等人的IEDM,1998和N.Lindert等人的IEEEElectronDeviceLetters,p.487,2001中描述FinFET式晶體管。FinFET近來已經(jīng)贏得接受，因為對低功率和緊湊布圖的要求已經(jīng)變得要求更高。在集成電路設(shè)計中，經(jīng)常利用標(biāo)準(zhǔn)單元庫。希望提供一種適合于實施用于標(biāo)準(zhǔn)單元庫的單元和用于使用具有靈活布圖特征的finFET架構(gòu)來實施集成電路的基于finFET的設(shè)計架構(gòu)。
技術(shù)實現(xiàn)思路
描述適合于實施多種單元和創(chuàng)建用于在集成電路設(shè)計中使用的finFET標(biāo)準(zhǔn)單元庫的FinFET塊結(jié)構(gòu)。描述用于部署設(shè)計工具的技術(shù)，這些設(shè)計工具用于使用finFET塊架構(gòu)用于集成電路設(shè)計以及作為電子設(shè)計自動化軟件和系統(tǒng)的部件。描述包括單元的集成電路，這些單元包括finFET塊。附圖說明圖1示出示例集成電路設(shè)計流程的簡化表示。圖2是適合于與本技術(shù)的實施例一起使用的計算機系統(tǒng)的簡化框圖以及本技術(shù)的電路設(shè)計和電路實施例。圖3A和3B是示出在現(xiàn)有技術(shù)中已知的finFET結(jié)構(gòu)的簡化圖。圖4是具有靈活布圖特征并且適合于在標(biāo)準(zhǔn)單元庫中使用的多個finFET塊的簡化布圖簡圖。圖5是適合于在結(jié)構(gòu)(比如圖4的結(jié)構(gòu))中的finFET塊之間使用的隔離結(jié)構(gòu)的截面圖。圖6A和6B是適合于使用如本文中描述的finFET塊架構(gòu)來實施為標(biāo)準(zhǔn)單元的包括D觸發(fā)器和時鐘驅(qū)動器的電路的示意圖。圖7-9圖示利用finFET塊架構(gòu)(比如圖4中所示finFET塊架構(gòu))的圖6A和6B的電路的部件的實現(xiàn)方式。圖10是具有浮動功率總線結(jié)構(gòu)和其它靈活布圖特征并且適合于在靈活標(biāo)準(zhǔn)單元庫中使用的多個“高”finFET塊的簡化布圖簡圖。圖11圖示利用finFET塊架構(gòu)(比如圖10中所示finFET塊架構(gòu))的時鐘驅(qū)動器的部件的實現(xiàn)方式。圖12是用于設(shè)計用于單元庫的基于finFET塊的單元的過程的簡化流程圖。圖13是用于利用流動單元庫(liquidcelllibrary)的自動化設(shè)計過程的簡化流程圖，該流動單元庫包括如本文中描述的基于finFET塊的單元。圖14是finFET塊的圖，出于提供參考幀以指定功率跡線在塊之上的位置的目的而設(shè)定該finFET塊。具體實施方式圖1是集成電路設(shè)計流程的簡化表示。與本文中的所有流程圖一樣，將理解可以組合、并行執(zhí)行或者以不同順序執(zhí)行圖1的步驟中的許多步驟而不影響實現(xiàn)的功能。在一些情況下，僅當(dāng)也進(jìn)行某些其它改變，步驟重新布置才會實現(xiàn)相同結(jié)果，并且在其它情況下，僅當(dāng)滿足某些條件，步驟重新布置才會實現(xiàn)相同結(jié)果。這樣的重新布置可能性將為讀者所清楚。在高級別，圖1的過程始于產(chǎn)品構(gòu)想(塊100)并且在EDA(電子設(shè)計自動化)軟件設(shè)計過程(塊110)中被實現(xiàn)。在設(shè)計完成時，制作過程(塊150)以及封裝和組裝過程(塊160)出現(xiàn)從而最終產(chǎn)生完成的集成電路芯片(結(jié)果170)。EDA軟件設(shè)計過程(塊110)實際上由為了簡化而以線性方式示出的多個步驟112-130組成。在實際集成電路設(shè)計過程中，特定設(shè)計可能必須返回經(jīng)過步驟直至通過某些測試。相似地，在任何實際設(shè)計過程中，這些步驟可以以不同順序和組合出現(xiàn)。因此通過背景和總體說明而不是作為用于特定集成電路的具體或者推薦設(shè)計流程提供這一描述。現(xiàn)在將提供EDA軟件設(shè)計過程(步驟110)的組成步驟的簡要描述。系統(tǒng)設(shè)計(塊112)：設(shè)計者描述他們想要實施的功能，他們可以執(zhí)行假設(shè)分析(what-if)規(guī)劃以精化功能、校驗成本等。硬件-軟件架構(gòu)選擇可以出現(xiàn)在這一階段。可以在這一步驟使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括ModelArchitect、Saber、SystemStudio和Design產(chǎn)品。邏輯設(shè)計和功能驗證(塊114)：在這一階段，編寫用于系統(tǒng)中的模塊的高級描述語言(HDL)代碼(比如VHDL或者Verilog代碼)，并且針對功能準(zhǔn)確性校驗該設(shè)計。更具體而言，校驗該設(shè)計以保證它響應(yīng)于特定輸入激勵而產(chǎn)生正確輸出。可以在這一步驟使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括VCS、VERA、DesignMagellan、Formality、ESP和LEDA產(chǎn)品。綜合和測試設(shè)計(塊116)：本文中將VHDL/Verilog轉(zhuǎn)譯成網(wǎng)表。可以針對目標(biāo)技術(shù)優(yōu)化網(wǎng)表。此外，還出現(xiàn)對用于允許校驗完成的芯片的測試的設(shè)計和實施。可以在這一步驟使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括DesignPhysicalComplier、TestCompiler、PowerCompiler、FPGACompiler、TetraMAX和Design產(chǎn)品。如以下描述的用于使用finFET塊的設(shè)計優(yōu)化可以在這一階段中出現(xiàn)。網(wǎng)表驗證(塊118)：在這一步驟，針對與時序約束的相符性和與VHDL/Verilog源代碼的對應(yīng)性校驗網(wǎng)表。可以在這一步驟使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括Formality、PrimeTime和VCS產(chǎn)品。設(shè)計規(guī)劃(塊120)：這里針對時序和頂級布線構(gòu)造和分析用于芯片的整個平面圖。可以在這一步驟使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括Astro和ICCompiler產(chǎn)品。FinFET塊單元選擇、布圖和優(yōu)化可以在這一階段出現(xiàn)。物理實施(塊122)：布局(對電路元件的定位)和布線(對電路元件的連接)可以在這一步驟出現(xiàn)。可以在這一步驟使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括AstroRail、Primetime和StarRC/XT產(chǎn)品。可以基于本文中描述的finFET塊單元布圖例如使用finFET標(biāo)準(zhǔn)單元在這一階段實施或者優(yōu)化FinFET塊單元布圖、映射和互連布置。分析和提取(塊124)：在這一步驟，在晶體管級別驗證電路功能；這又允許假設(shè)分析精化。可以在這一階段使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括CustomDesigner、AstroRail、PrimeRail、PrimeTime和StarRC/XT產(chǎn)品。物理驗證(塊126)：在這一階段中，執(zhí)行各種校驗功能以保證制造、電性問題、光刻問題和電路裝置的正確性。可以在這一階段使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括Hercules產(chǎn)品。流片(tape-out)(塊127)：這一階段提供用于生產(chǎn)掩模的“流片”數(shù)據(jù)，這些掩模用于光刻使用以產(chǎn)生完成的芯片。可以在這一階段使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括CATS(R)系列產(chǎn)品。分辨率增強(塊128)：這一階段涉及到對布圖的幾何操控以提高設(shè)計的可制造性。可以在這一階段使用的來自Synopsys公司的示例EDA軟件產(chǎn)品包括Proteus/Progen、ProteusAF和PSMGen產(chǎn)品。掩模制備(塊130)：這一階段包括掩模數(shù)據(jù)準(zhǔn)備和寫入掩模本身二者。可以在這一階段本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點】
一種集成電路，包括：襯底；在所述襯底的本體區(qū)域中的半導(dǎo)體鰭的集合，包括在所述集合的相對外側(cè)邊緣上的外鰭和在所述外鰭之間的內(nèi)鰭；圖案化的柵極導(dǎo)體層，包括覆蓋在所述半導(dǎo)體鰭的集合上面的多個柵極跡線；在所述柵極導(dǎo)體層之上的至少一個圖案化的導(dǎo)體層；被布置為覆蓋在半導(dǎo)體鰭的每個集合上面的一個或者多個功率跡線；以及多個層間連接器，其連接半導(dǎo)體鰭、柵極跡線、在所述至少一個圖案化的導(dǎo)體層中的跡線和所述一個或者多個功率跡線。

【技術(shù)特征摘要】
2011.07.29 US 13/194,8621.一種集成電路，包括：襯底；在所述襯底的本體區(qū)域中的半導(dǎo)體鰭的集合，包括在所述集合的相對外側(cè)邊緣上的外鰭和在所述外鰭之間的內(nèi)鰭；圖案化的柵極導(dǎo)體層，包括覆蓋在所述半導(dǎo)體鰭的集合上面的多個柵極跡線；在所述柵極導(dǎo)體層之上的至少一個圖案化的導(dǎo)體層；被布置為覆蓋在半導(dǎo)體鰭的每個集合上面的一個或者多個功率跡線；以及多個層間連接器，其連接半導(dǎo)體鰭、柵極跡線、在所述至少一個圖案化的導(dǎo)體層中的跡線和所述一個或者多個功率跡線。2.根據(jù)權(quán)利要求1所述的集成電路，其中所述半導(dǎo)體鰭包括在所述多個柵極跡線中的柵極跡線下面的溝道和在所述多個柵極跡線中的柵極跡線之間的源極/漏極端子，并且其中所述至少一個圖案化的導(dǎo)體層和所述多個層間連接器被布置用于連接所述源極/漏極端子、所述柵極跡線和所述功率跡線。3.根據(jù)權(quán)利要求1所述的集成電路，其中所述多個柵極跡線按列布置，并且在所述至少一個圖案化的導(dǎo)體層中的跡線被布置用于將所述功率跡線之一連接到充當(dāng)?shù)谝黄骷亩俗拥陌雽?dǎo)體鰭，并且將所述一個或者多個功率跡線中的另一功率跡線連接到充當(dāng)?shù)诙骷亩俗拥牧硪话雽?dǎo)體鰭，所述第一器件具有在特定列中的第一柵極跡線中的柵極，所述第二器件具有在所述特定列中的第二柵極跡線中的柵極。4.根據(jù)權(quán)利要求1所述的集成電路，其中所述至少一個圖案化的導(dǎo)體層包括第一圖案化的導(dǎo)體層以及在所述第一圖案化的導(dǎo)體層之上的第二圖案化的導(dǎo)體層，并且其中所述功率跡線包括所述第二圖案化的導(dǎo)體層的部分。5.根據(jù)權(quán)利要求1所述的集成電路，其中所述半導(dǎo)體鰭平行布置，所述多個柵極跡線中的所述柵極跡線與所述半導(dǎo)體鰭正交，并且所述一個或者多個功率跡線與所述半導(dǎo)體鰭平行。6.根據(jù)權(quán)利要求1所述的集成電路，其中所述一個或者多個功率跡線未連接到所述本體區(qū)域。7.根據(jù)權(quán)利要求1所述的集成電路，其中所述一個或者多個功率跡線具有未跨越所述外鰭的外側(cè)邊緣的外邊緣。8.一種用于制造單元庫的方法，包括：指定非瞬態(tài)存儲器中的計算機可讀形式的基礎(chǔ)結(jié)構(gòu)，所述基礎(chǔ)結(jié)構(gòu)包括：在襯底的本體區(qū)域中的半導(dǎo)體鰭的集合，包括在所述集合的相對外側(cè)邊緣上的外鰭和在所述外鰭之間的內(nèi)鰭；通過將單元的元件與計算機可讀形式的所述基礎(chǔ)結(jié)構(gòu)組合來指定所述單元，所述單元包括以下元件：圖案化的柵極導(dǎo)體層，包括覆蓋在所述半導(dǎo)體鰭的集合上面的多個柵極跡線；在所述柵極導(dǎo)體層之上的至少一個圖案化的導(dǎo)體層；被布置為覆蓋在所述半導(dǎo)體鰭的集合上面的一個或者多個功率跡線；以及多個層間連接器，其連接半導(dǎo)體鰭、柵極跡線、在所述至少一個圖案化的導(dǎo)體層中的跡線和所述一個或者多個功率跡線；以及在非瞬態(tài)存儲器中的單元庫中存儲所述單元的機器可讀規(guī)約。9.根據(jù)權(quán)利要求8所述的方法，其中所述半導(dǎo)體鰭包括在所述多個柵極跡線中的柵極跡線下面的溝道和在所述多個柵極跡線中的柵極跡線之間的源極/漏極端子，并且其中所述至少一個圖案化的導(dǎo)體層和所述多個層間連接器被布置用于連接所述源極/漏極端子、所述柵極跡線和所述功率跡線。10.根據(jù)權(quán)利要求8所述的方法，其中所述多個柵極跡線按列布置，并且所述單元庫中的單元包括第一器件和第二器件，其中在所述至少一個圖案化的導(dǎo)體層中的跡線被布置用于將所述功率跡線之一連接到充當(dāng)所述第一器件的端子的半導(dǎo)體鰭，并且將所述一個或者多個功率跡線中的另一功率跡線連接到充當(dāng)所述第二器件的端子的另一半導(dǎo)體鰭，所述第一器件具有在特定列中的第一柵極跡線中的柵極，所述第二器件具有在所述特定列中的第二柵極跡線中的柵極。11.根...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：J·卡瓦，V·莫洛茲，D·謝勒卡，
申請(專利權(quán))人：美商新思科技有限公司，
類型：發(fā)明
國別省市：美國,US