基于垂直溝道的MISFET器件及其制備方法技術

本發明專利技術公開了一種基于垂直溝道的MISFET(金屬?絕緣介質半導體場效應管)器件及其制備方法。所述MISFET器件包括源極、漏極、柵極以及MIS結構，所述MIS結構的軸線基本垂直于一選定平面，所述MIS結構包括半導體結構和環繞半導體結構設置的絕緣介質，且在所述半導體結構和絕緣介質的界面處形成有溝道，所述源極與漏極經所述溝道電連接，所述柵極分布于源極和漏極之間。本發明專利技術的MISFET器件具有柵控能力好、工作頻率高，工藝難度低，易于制作，成品率高等優點。

MISFET device based on vertical channel and preparation method thereof

The invention discloses a vertical channel based on MISFET (dielectric metal semiconductor field effect transistor) device and preparation method thereof. The MISFET device includes source, drain, gate and MIS structure, the structure of the MIS axis substantially perpendicular to a selected plane, the MIS structure includes a semiconductor structure and semiconductor structure is provided around the insulating medium, and a trench formed in the semiconductor structure and dielectric interface, the the source and drain through the channel is electrically connected to the gate in between source and drain. The MISFET device has the advantages of good grid control capability, high work frequency, low technical difficulty, easy fabrication and high yield.

【技術實現步驟摘要】
基于垂直溝道的MISFET器件及其制備方法
本專利技術涉及一種半導體器件，特別涉及一種基于垂直溝道的MISFET(VerticalChannelHeterostructureMetal-Insulator-SemiconductorField-effectTransistor,VC-MISFET)器件及其制備方法。
技術介紹
隨著微電子技術的發展，CMOS器件和集成電路已經步入所謂的后摩爾時代，也即，集成電路的發展已經逐步偏離“摩爾定律”的曲線。特別是當器件的柵長及溝道長度越來越短、柵介質層越來越薄時所帶來的“短溝道效應”、“DIBL效應”(DrainInducedBarrierLowering，漏端引入的勢壘降低)以及源漏直接隧穿等，使得器件尺寸縮小愈來愈困難。并且由于柵長變短，柵控能力下降，使器件的亞閾擺幅以及開關電流比下降，帶來功耗增加等一系列問題。為了解決以上問題，研究人員提出了Si基Fin-FET、Si基垂直溝道器件、基于納米線的垂直器件等解決方案。但這些解決方案仍存在一些缺陷。例如，Fin-FET仍然要借助光刻技術來獲得更小的柵長。又如，基于Si納米線的器件等必須進行局部摻雜，這增大了工藝難度。再如，Si基垂直溝道器件可以先行形成多層不同摻雜類型的結構再刻蝕形成垂直溝道結構，但是，這無疑更加增大了工藝的復雜程度，而且Si材料體系由于其材料性質所限，在耐高壓和耐高溫、抗輻射等方面的性能均不甚理想。
技術實現思路
本專利技術的主要目的在于提供一種基于垂直溝道的MISFET(Metal-Insulator-SemiconductorField-effectTransistor，金屬-絕緣介質或氧化物半導體場效應管)器件及其制備方法，以克服現有技術的不足。為實現上述專利技術目的，本專利技術采用了如下技術方案：本專利技術實施例提供了基于垂直溝道的MISFET器件，包括源極、漏極、柵極以及MIS結構，其特征在于：所述MIS結構包括至少一半導體結構和環繞半導體結構設置的絕緣介質，且在所述半導體結構和絕緣介質的界面處形成有溝道，所述溝道的軸線基本垂直于一選定平面，所述源極與漏極經所述溝道電連接，所述柵極分布于源極和漏極之間。在一些較佳實施方案中，所述MISFET器件包括陣列分布的復數個半導體結構，且該復數個半導體結構與絕緣介質之間形成有由復數個所述的溝道組成的溝道陣列。在一些較佳實施方案中，所述源極、漏極及柵極中的至少一者平行于所述選定平面。進一步的，所述源極、漏極與所述半導體結構形成歐姆接觸。進一步的，所述半導體結構的材質可以選自III～V族半導體。本專利技術實施例還提供了一種基于垂直溝道的MISFET器件的制備方法，其包括：于襯底主平面上形成MIS結構，所述MIS結構包括至少一半導體結構和環繞半導體結構設置的絕緣介質，且在所述半導體結構和絕緣介質的界面處形成有溝道，所述溝道的軸線基本垂直于一選定平面；制作源極、柵極及漏極，并使所述源極與漏極經所述溝道電連接，所述柵極分布于源極和漏極之間。在一些較佳實施方案中，所述的制備方法還包括：在所述襯底主平面上形成陣列分布的復數個半導體結構與絕緣介質，并使該復數個半導體結構與絕緣介質之間形成由復數個所述的溝道組成的溝道陣列。在一些較佳實施方案中，所述源極、漏極及柵極中的至少一者平行于所述選定平面。進一步的，所述源極、漏極與所述半導體結構形成歐姆接觸。進一步的，所述半導體結構的材質可以選自III～V族半導體。較之現有技術，本專利技術至少具有如下優點：(1)本專利技術MISFET器件的柵極可對溝道實現全角度包圍，因此可以最大限度地提高柵控能力。(2)本專利技術MISFET器件的柵極長度由沉積的柵極金屬厚度決定，因此其極限厚度可以達到單原子層厚度，即，可以突破光刻的極限，進而可以極大提高器件工作頻率。(3)本專利技術的MISFET器件因III-V器件可以經高溫合金化方式形成歐姆接觸，所以毋需對源、漏極接觸處的半導體進行局部摻雜，簡化了工藝；(4)本專利技術的MISFET器件在制作時，無需如現有平面結構器件那樣考慮柵極、漏極、源極的引線交迭問題，可以大大簡化工藝難度，提高成品率。附圖說明為了更清楚地說明本專利技術實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本專利技術中記載的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。圖1是本專利技術一典型實施例中一種基于垂直溝道的MISFET器件的立體結構示意圖。圖2是本專利技術一典型實施例中一種基于垂直溝道的MISFET器件的主視圖。圖3是本專利技術一典型實施例中一種基于垂直溝道的MISFET器件的俯視圖。圖4是本專利技術一典型實施例中一種基于垂直溝道的MISFET器件的左視圖。圖5是本專利技術另一典型實施例中一種基于垂直溝道的MISFET器件的主視圖。圖6是本專利技術另一典型實施例中一種基于垂直溝道的MISFET器件的俯視圖。圖7是本專利技術另一典型實施例中一種基于垂直溝道的MISFET器件的左視圖。具體實施方式本專利技術實施例的一個方面提供的一種基于垂直溝道的MISFET器件(VC-MISFET)可以包括源極、漏極、柵極以及MIS結構，所述MIS結構包括至少一半導體結構和環繞半導體結構設置的絕緣介質，且在所述半導體結構和絕緣介質的界面處形成有溝道，所述溝道的軸線基本垂直于一選定平面，所述源極與漏極經所述溝道電連接，所述柵極分布于源極和漏極之間。前述的“基本垂直于”是指所述溝道的軸線與所述選定平面成90°或接近于90°的角，即所述溝道可以相對于所述選定平面豎直站立或者傾斜站立的方式設置。進一步的，所述MIS結構的軸線基本垂直于所述選定平面。其中，所述MIS結構可以為柱狀的，其徑向截面可以是圓形、正六邊形、三角形或其它封閉多邊形中的一種。亦即，所述MIS結構可以呈圓柱狀、棱柱狀等。進一步的，所述半導體為柱狀，其徑向截面的形狀可以包括多邊形或圓形等規則或不規則形狀，但不限于此。進一步的，所述半導體結構為納米柱，其可使所述器件具有更佳性能。在一些較佳實施方案中，所述絕緣介質與半導體結構同軸設置。進一步的，所述源極和漏極沿所述溝道軸向間隔設置，所述柵極設于源極和漏極之間。如此，源、漏、柵是非共平面的，所以在制作時無需考慮柵極、漏極、源極的引線交迭等問題，可以大大簡化工藝難度。在一些實施方案中，所述源極和漏極可分別設置所述溝道兩端處。并且，所述源極和漏極的位置可以互換。進一步的，所述源極和漏極與半導體結構形成歐姆接觸，從而實現源、漏極可通過溝道形成電連接。在一些較佳實施方案中，所述柵極與源極之間的距離小于所述柵極與漏極之間的距離，以獲得較大的擊穿電壓。在一些較佳實施方案中，所述柵極環繞所述溝道設置。進一步的，所述柵極環繞所述MIS結構設置。亦即，所述柵極對所述溝道實現全角度包圍，如此可以最大限度提高柵控能力。在一些較佳實施方案中，所述源極、漏極及柵極中的至少一者平行于所述選定平面，如此可使MISFET器件在制作時，無需如現有平面結構器件那樣考慮柵極、漏極、源極的引線交迭問題，可以大大簡化工藝難度，提高成品率。進一步優選的，所述源極、漏極及柵極均平行于所述選定平面，如此可進一步簡化源本文檔來自技高網...

【技術保護點】
一種基于垂直溝道的MISFET器件，包括源極、漏極、柵極以及MIS結構，其特征在于：所述MIS結構包括至少一半導體結構和環繞半導體結構設置的絕緣介質，且在所述半導體結構和絕緣介質的界面處形成有溝道，所述溝道的軸線基本垂直于一選定平面，所述源極與漏極經所述溝道電連接，所述柵極分布于源極和漏極之間。

【技術特征摘要】
1.一種基于垂直溝道的MISFET器件，包括源極、漏極、柵極以及MIS結構，其特征在于：所述MIS結構包括至少一半導體結構和環繞半導體結構設置的絕緣介質，且在所述半導體結構和絕緣介質的界面處形成有溝道，所述溝道的軸線基本垂直于一選定平面，所述源極與漏極經所述溝道電連接，所述柵極分布于源極和漏極之間。2.根據權利要求1所述的基于垂直溝道的MISFET器件，其特征在于：所述MISFET器件包括陣列分布的復數個半導體結構，且該復數個半導體結構與絕緣介質之間形成有由復數個所述的溝道組成的溝道陣列。3.根據權利要求1或2所述的基于垂直溝道的MISFET器件，其特征在于：所述MIS結構的軸線基本垂直于所述選定平面；優選的，所述半導體結構與絕緣介質同軸設置；優選的，所述MIS結構為柱狀；優選的，所述MIS結構的徑向截面形狀包括多邊形或圓形；優選的，所述半導體結構為柱狀；優選的，所述半導體結構的徑向截面形狀包括多邊形或圓形；優選的，所述半導體結構為納米柱。4.根據權利要求1所述的基于垂直溝道的MISFET器件，其特征在于：所述源極、漏極與所述半導體結構形成歐姆接觸；優選的，所述源極和漏極沿所述溝道軸向間隔設置；優選的，所述柵極與源極之間的距離小于所述柵極與漏極之間的距離；優選的，所述源極和漏極分別設置所述溝道兩端處；優選的，所述柵極環繞所述MIS結構設置；優選的，所述源極、漏極及柵極中的至少一者平行于所述選定平面；優選的，所述源極、漏極及柵極均平行于所述選定平面。5.根據權利要求1所述的基于垂直溝道的MISFET器件，其特征在于：所述源極包括源極接觸環，所述源極接觸環環繞所述溝道設置；優選的，所述源極接觸環經連接線與源極引線盤電連接；優選的，所述漏極包括漏極接觸環，所述漏極接觸環環繞所述溝道設置；優選的，所述漏極接觸環經連接線與漏極引線盤電連接；優選的，所述柵極包括柵極接觸環，所述柵極接觸環環繞所述溝道設置；優選的，所述柵極接觸環經連接線與柵極引線盤電連接；優選的，所述源極接觸環、漏極接觸環和柵極接觸環中的至少一者與所述MIS結構同軸設置；優選的，所述源極接觸環、漏極接觸環和柵極接觸環中的至少一者平行于所述選定平面。6.根據權利要求1所述的基于垂直溝道的MISFET器件，其特征在于：所述源極和漏極中的至少一者與柵極之間還保留或未保留隔離絕緣介質層；優選的，所述源極和漏極中的任一者與柵極之間均...

【專利技術屬性】
技術研發人員：董志華，張佩佩，張輝，蔡勇，劉國華，柯華杰，周濤，程知群，
申請(專利權)人：杭州電子科技大學，
類型：發明
國別省市：浙江,33