高壓LDMOS晶體管及其制造方法技術

本發明專利技術提供了一種半導體器件。半導體器件包括襯底、柵極、第一摻雜區和第二摻雜區。柵極在襯底上方。第一摻雜區和第二摻雜區在襯底中。第一摻雜區和第二摻雜區具有相同的導電類型且被柵極隔開。在基本垂直于限定在第一摻雜區和第二摻雜區之間的溝道長度L的方向上，第一摻雜區的長度將大于第二摻雜區的長度。本發明專利技術實施例涉及高壓LDMOS晶體管及其制造方法。

High voltage LDMOS transistor and method of manufacturing the same

The present invention provides a semiconductor device. The semiconductor device includes a substrate, a gate, a first doped region, and a second doped region. The grid is above the substrate. The first doped region and the second doped region are in the substrate. The first doped region and the second doped region have the same conductivity type and are separated by a grid. In a direction substantially perpendicular to the channel length L between the first doped region and the second doped region, the length of the first doped region will be greater than the length of the second doped region. The embodiment of the invention relates to a high voltage LDMOS transistor and a manufacturing method thereof.

【技術實現步驟摘要】
高壓LDMOS晶體管及其制造方法
本專利技術實施例涉及高壓LDMOS晶體管及其制造方法。
技術介紹
高壓MOS晶體管是在高壓電極電壓的情況下進行操作的半導體器件。包括高壓MOS晶體管的高壓集成電路(IC)廣泛用于汽車工業、顯示驅動、便攜式無線電通訊器件、醫療設備和其他領域的應用中。作為實例，將高壓(例如，大于200伏)MOS晶體管集成到柵極驅動IC中以將顯示信號傳輸到液晶顯示屏(LCD)面板。然而，隨著在先進技術中的連續的工藝縮小，也降低了這些高壓MOS晶體管的擊穿電壓。此外，為了增大高壓MOS晶體管的飽和電流，導通電阻將被降低，從而，也將降低這些高壓MOS晶體管的擊穿電壓。期望增大高壓MOS晶體管的飽和電流而不降低這些高壓MOS晶體管的擊穿電壓
技術實現思路
根據本專利技術的一個實施例，提供了一種半導體器件，包括：襯底；柵極，位于所述襯底上方；第一摻雜區和第二摻雜區，位于所述襯底中，其中，所述第一摻雜區和所述第二摻雜區具有相同的導電類型并且被所述柵極隔開；其中，在垂直于限定在所述第一摻雜區和所述第二摻雜區之間的溝道長度的方向上，所述第一摻雜區的長度大于所述第二摻雜區的長度。根據本專利技術的另一實施例，還提供了一種高壓金屬氧化物半導體場效應晶體管，包括：襯底；柵極，位于所述襯底上方；第一摻雜區和第二摻雜區，位于所述襯底中，其中，所述第一摻雜區和所述第二摻雜區具有相同的導電類型并且被所述柵極隔開；其中，所述柵極包括沿著所述第二摻雜區的在平行于限定在所述第一摻雜區和所述第二摻雜區之間的溝道長度的方向上的邊緣延伸的延伸部。根據本專利技術的又一實施例，還提供了一種制造高壓金屬氧化物半導體場效應晶體管的方法，所述方法包括：形成襯底；在所述襯底上形成柵極；在所述襯底中形成第一摻雜區；以及在所述襯底中形成第二摻雜區，其中，所述第一摻雜區和所述第二摻雜區具有相同的導電類型并且被所述柵極隔開；其中，在垂直于限定在所述第一摻雜區和所述第二摻雜區之間的溝道長度的方向上，所述第一摻雜區的長度大于所述第二摻雜區的長度。附圖說明結合附圖和以下描述來闡述本專利技術的一個或多個實施例的細節。本專利技術的其他特征和優勢將從說明書、附圖和權利要求變得顯而易見。圖1A是根據一些實施例的高壓LDMOS晶體管的頂視圖。圖1B是根據一些實施例的圖1A的高壓LDMOS晶體管的截面圖。圖2A是根據一些實施例的高壓LDMOS晶體管的頂視圖。圖2B是根據一些實施例的圖1A的高壓LDMOS晶體管的截面圖。圖3是根據一些實施例的高壓LDMOS晶體管的頂視圖。圖4A到圖4D示出了根據一些實施例的制造高壓LDMOS晶體管的工藝。在各個圖中相同的參考標號用于代表相同的元件。具體實施方式下面，詳細討論本專利技術各實施例的制造和使用。然而，應該理解，實施例提供了許多可以在各種具體環境中實現的可應用的專利技術概念。所討論的具體實施例僅僅示出了制造和使用本專利技術的具體方式，而不用于限制本專利技術的范圍。應該明白，當元件或層稱為位于另一元件或層“上”、“連接”或“接合”至另一個元件或層時，它可以直接位于另一元件或層上、或可以直接連接或接合至其它的元件或層或可以存在介于中間的元件或層。相反地，當元件稱為直接位于另一元件或層“上”、“直接連接”或“直接接合”至另一個元件或層時，不存在介于中間的元件或層。應該理解，盡管本文中可以使用第一、第二等術語描述各個元件、部件、區域、層和/或部分，但是這些元件、部件、區域、層和/或部分不應該由這些術語限制。這些術語僅僅用于區分一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分。因此，在不背離本專利技術的精神和范圍的情況下，下面論述的第一元件、部件、區域、層或部分可以稱為第二元件、部件、區域、層或部分。為了便于描述，在此可使用諸如“在...之下”、“在...下面”、“下面的”、“在...上面”、以及“上面的”以及諸如此類的空間關系術語，以描述如圖中所示的一個元件或部件與另一元件(多個元件)或部件(多個部件)的關系。應該理解，除了在圖中描述的方位以外，空間相對位置的術語還旨在包括器件在使用或操作期間的不同方位。例如，如果將附圖中的器件翻過來，則描述為在其他元件或部件“下部”或“之下”的元件將被定位于在其他元件或部件“上方”。因此，示例性術語“在...之上”或“在...下方”可包括在...上方和在...下方的方位。裝置可以以其他方式定位(旋轉90度或在其他方位)，并且在本文中使用的空間關系描述符作相應地解釋。本文中所使用的術語是僅用于描述特定實例實施例的目的，而不是為了限制本專利技術的概念。如本文中所使用的，除非上下文清楚地表明，否則單數“一”，“一個”和“該”旨在也包括復數形式。應當進一步理解，當在本專利技術中使用術語“包括”和/或“包含”時，指定闡述的部件、區域、整數、步驟、操作、元件、和/或組件的存在，但不排除附加的一個或多個其他部件、整數、步驟、操作、元件、組件和/或它們的組的存在。整個說明書中關于“一個實施例”或“實施例”意指結合該實施例所描述的特定部件、結構或特征包括在至少一個實施例中。因此，在整個說明書的不同地方出現的短語“在一個實施例中”或“在實施例中”不一定全部是指相同的實施例。此外，在一個或多個實施例中可按照適當方式組合該特定部件、結構或特征。應該意識到，以下圖片沒有按比例繪制，當然，這些圖片僅僅是為了說明。圖1A示出了根據本專利技術的實施例的高壓LDMOS晶體管1的頂視圖。高壓LDMOS晶體管1包括襯底11、阱區17、源極區13、漏極區14和柵極16。襯底11可以是p型摻雜襯底或n型摻雜襯底，這意味著半導體襯底11可以摻雜有p型或n型雜質。襯底11由硅、砷化鎵、硅鍺、碳化硅或其他已知的用于半導體器件工藝的半導體材料形成。盡管半導體襯底用于本文中提出的示出性實例，在其他可選的實施例，外延生長的半導體材料或絕緣體上硅(SOI)層可以作為襯底11使用。應該理解，可以將摻雜雜質注入半導體材料內以形成p型或n型材料。根據摻雜劑的濃度，p型材料可以進一步分為p++、p+、p、p-、p--型材料。如果材料被敘述為p型材料，其摻雜有p型雜質以及可以是p++、p+、p、p-、p--型材料的任何一種。同樣的，n型材料可以進一步分為n++、n+、n、n-、n--型材料。如果材料被敘述為n型材料，其摻雜有n型雜質以及可以是n++、n+、n、n-、n--型材料的任何一種。例如，p型材料的摻雜原子包括硼。例如，在n型材料中，摻雜原子包括磷、砷和銻。可以通過離子注入工藝執行摻雜。當結合光刻工藝時，可以通過當掩蔽其他區域時將原子注入暴露區域內來在可選的區域中實施摻雜。熱驅動或退火循環也可以用于使用熱擴散以擴張或延伸之前的摻雜區。作為可選例，在外延工藝期間，半導體材料的一些外延沉積允許原位摻雜。眾所周知，可以穿過諸如薄氧化物層的特定的材料執行注入。阱區17的摻雜濃度總量和描述的擴散可以隨著工藝使用和特定設計而改變。n型材料或p型材料的摻雜濃度可以在從1014原子/cm3到1022原子/cm3的范圍內，例如，具有濃度大于約1018/cm3的p+/n+的材料。可以使用一些其他濃度范圍，諸如具有小于1014原子/cm3的摻雜濃度的n--/p--材料、具有在從1014原子/cm3到1016原子本文檔來自技高網...

【技術保護點】
一種半導體器件，包括：襯底；柵極，位于所述襯底上方；第一摻雜區和第二摻雜區，位于所述襯底中，其中，所述第一摻雜區和所述第二摻雜區具有相同的導電類型并且被所述柵極隔開；其中，在垂直于限定在所述第一摻雜區和所述第二摻雜區之間的溝道長度的方向上，所述第一摻雜區的長度大于所述第二摻雜區的長度。

【技術特征摘要】
2015.12.10 US 14/965,6851.一種半導體器件，包括：襯底；柵極，位于所述襯底上方；第一摻雜區和第二摻雜區，位于所述襯底中，其中，所述第一摻雜區和所述第二摻雜區具有相同的導電類型并且被所述柵極隔開；其中，在垂直于限定在所述第一摻雜區和所述第二摻雜區之間的溝道長度的方向上，所述第一摻雜區的長度大于所述第二摻雜區的長度。2.根據權利要求1所述的半導體器件，還包括：第三摻雜區，圍繞所述第二摻雜區，其中，所述第三摻雜區和所述第二摻雜區具有相同的導電類型以及所述第三摻雜區的雜質濃度與所述第二摻雜區的雜質濃度不同；以及第四摻雜區，圍繞所述第一摻雜區，所述第四摻雜區的導電類型與所述第一摻雜區的導電類型不同。3.根據權利要求1所述的半導體器件，還包括：第三摻雜區，圍繞所述第二摻雜區，其中，所述第三摻雜區和所述第二摻雜區具有相同的導電類型以及所述第三摻雜區的雜質濃度與所述第二摻雜區的雜質濃度不同；以及第四摻雜區，圍繞所述第一摻雜區，其中，所述第四摻雜區和所述第一摻雜區具有相同的導電類型，以及所述第四摻雜區的雜質濃度與所述第一摻雜區的雜質濃度不同，其中，所述第三摻雜區與所述第四摻雜區隔離。4.根據權利要求1所述的半導體器件，還包括位于所述襯底中且位于所述柵極下方的隔離區。5.根據權利要求1所述的半導體器件，其中...

【專利技術屬性】
技術研發人員：霍克孝，鄭光茗，周建志，陳益民，朱振梁，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：中國臺灣,71