本發明專利技術描述了用于共享集成電路裝置中的內部電源的方法、系統和設備。包裝（201）中包含多裝置集成電路（200），該多裝置集成電路（200）包括多個集成電路（202-205），每個集成電路具有內部電源。所描述的集成電路（202-205）示出了如何建立到內部電源的外部連接。連接（208-212）被提供給每個裝置（202-205）的內部電源。系統的另一個實施例（500）提供由另一集成電路（501）禁用多個集成電路（502）、（503）和（504）中的調節器以降低功耗。所述方法包括提供裝置并將內部電源連接在一起。本發明專利技術描述了具有適于所述系統和方法的電源（400）和用于禁用調節器（306）的附加電路（308）、（404）和（402）的集成電路（501）。
【技術實現步驟摘要】
【國外來華專利技術】
本專利技術總地涉及集成電路裝置，并且尤其涉及具有內部電源的集成電路裝置。
技術介紹
諸如DRAM (動態隨機存取存儲器)和閃存(電可擦除/可編程非易失性存儲器)的集成電路裝置通常針對不同操作需要多個電壓來操作，該不同操作包括存儲、讀取和擦除數據。通過使用通常稱作Vdd的外部供應的電壓源來內部生成這些電壓。傳統的DRAM裝置可具有:Vpp電源，用于提供高電壓以用于將字線驅動至高于存儲器單元中所存儲的Vdd電平的電平；Vdd/2電源，用于驅動單元基板達到中間軌電位(mid-rail potential);以及Vbb電源,用于向存儲器單元基底提供負反向偏置電位。傳統的NAND閃存裝置可具有泵電路(pump circuit)用于生成-Jpass,以在頁面讀取操作期間應用于所選塊中的未選擇的字線；Vpgm，以在頁面編程操作中應用于所選字線；以及以在塊擦除操作期間應用于所選塊中的字線。這些內部電源電路占據了大量芯片面積并且增加了晶圓尺寸和成本，尤其在使用需要大的泵和儲能電容器的電容式泵電路時會導致該問題。電源電路還可能限制性能。例如，在NAND閃存裝置中，必須將Vpgm電壓脈沖化，并且與驗證讀取操作交替地重復地將其施加至字線。對字線充電所花費的時間為每個編程/驗證讀取周期增加了開銷并且可能延長編程時間參數tPKX；，該程序時間參數是NAND閃存性能中的關鍵因素。在一些集成電路裝 置中，該集成電路裝置例如是在JEDEC (電子元件工業聯合會)規范JESD209-2B中描述的LPDDR2 (低功耗雙倍數據傳輸率2) DRAM，可在給定時間窗口內激活的存儲體(bank)的數量取決于tFAW(四個存儲體激活窗口)，tFAW對于更高速度等級被指定為50ns。盡管可在該時間段內將激活所有8個存儲體的命令發給裝置，但tFAW限制通過強制用戶在滾動tFAW窗口內激活最多四個存儲體，來約束對內部Vpp發生器的電流驅動需求，以及可能對其它內部電壓發生器的電流驅動需求。該限制允許將Vpp發生器的尺寸從無限制存儲體激活所需要的尺寸進行減小，從而節約晶圓面積和成本。當結合多個存儲器裝置來提供更大的存儲器子系統時，這些存儲器裝置通常連接到公用共享總線。在這種情況下，可能沒有足夠的命令帶寬將所有裝置運行到它們最大的能力。例如，在八個LPDDR2DRAM裝置連接到在400MHz運行的共享命令總線的情況下，不可能在50ns tFAW窗口內向每個裝置發出四個存儲體激活命令。一個命令需要時鐘的兩個邊沿或2.5ns。因此，至少一些裝置將不會完全使用它們的內部Vpp發生器的能力。對于DRAM制造商而言，提供具有一定范圍的內部電壓發生器驅動能力以及優化的晶圓尺寸的不同形式的存儲器產品是不切實際的。存儲器產品制造商依靠大批量的標準化產品來降低成本。
技術實現思路
本專利技術提供用于將多個集成電路的內部電壓連接到一起的方法和設備。這允許共享使用其他閑置資源，其結果是得到更大的容量和減小的尺寸。本專利技術適于單個或多個電壓共享。所述設備包括集成電路，該集成電路具有從外部環境到內部電源的連接。另外的實施例提供了到數個內部電源的通路。所述方法包括使訪問可用以及連接多個集成電路內部電壓和控制的過程。另外的實施例允許一個集成電路控制另一類似集成電路的內部電源。這體現為禁用所控制的集成電路的電源中的調節器以得到減少的功耗和更有效的資源配置的能力。該系統包括多個連接到一起、共享電源的集成電路。附圖說明根據下文結合附圖的詳細描述，本專利技術的其他特征和優點將變得顯而易見，其中:圖1是傳統的MCP (多芯片封裝)包裝(enclosure)的框圖；圖2是包含本專利技術的實施例的MCP包裝的框圖；圖3是傳統電源的框·圖4是適于本專利技術的第三實施例的可切換電源的框圖；以及圖5是包含本專利技術的第三實施例的MCP包裝的另一個框圖；以及圖6是本專利技術的方法的流程圖。注意，在所有的附圖中，由相同的附圖標記來標識相同的特征。具體實施例方式可以在單個基底上將存儲器晶圓堆積和封裝在一起以達到較高的容積效率。可用引線焊接或TSV (Through Silicon Via,娃通孔技術)來實現封裝中的存儲器裝置和封裝上的端子之間的互連。2010年4月9日提交的美國專利申請12/757540描述了用于堆棧式存儲器裝置的芯片選擇和總線配置。與分散封裝的存儲器裝置一樣，MCP (多芯片封裝)包裝內的多個晶圓通常連接到同一總線。參考圖1，在傳統配置中，假定具有上文描述的tFAW規范的4個LPDDR DRAM晶圓被一起封裝在單個MCP100中。所有四個晶圓上的地址和命令輸入被連線在一起，且連接到MCP地址/命令端子。同樣地，雙向數據總線端子(DQ)共同連接到每個晶圓。分離的芯片使能引腳(CE1...CE4)允許將命令指向MCP內的單個LPDDR2晶圓。沒有具體顯示時鐘，但該時鐘被包括作為地址/命令和數據總線的一部分。還向所有四個晶圓共同提供電源(Vdd、Vss、Vddq和Vssq)。該配置與包括分離的單獨封裝的存儲器裝置的板級存儲器子系統具有共同的缺點。每個晶圓中的存儲體激活受tFAW規范的限制，并且超過了一定數量的晶圓，就沒有足夠的命令帶寬使每個晶圓受到tFAW限制。參考圖2，在專利技術的一個實施例200中，假設具有LPDDR2功能的4個晶圓202、203、204和205 (都具有與傳統MCP100相同的tFAW規范)被一起封裝在單個MCP201中。這些晶圓已通過添加引線焊盤或TSV泵連接212、213、214和215經由公用總線207分別變為內部Vpp電源。第二實施例以類似方式提供到諸如Vbb或Vdd/2的其他內部電源的連接。結果可能是當所有晶圓202、203、204和205的電源并行時，電路元件的尺寸減小。在MCP包裝或封裝內，每個晶圓202、203、204和205的內部Vpp電源節點212、213、214和215 一起連線到總線207。假設每個晶圓202,203,204和205能夠在50ns tFAW窗口內提供足夠的Vpp電流來激活4個存儲體，則無論16個存儲體在四個晶圓之間如何分布，四個晶圓的堆疊200都可以在tFAW窗口內支持該16個存儲體的激活。這可以使得不需要為更大的內部電源補償額外的晶圓面積，就能引起性能的顯著提高。圖3是傳統的Vpp泵電路300的框圖。電容式泵電路從Vdd電源取得電流并且將電平增大到高于Vdd的電位。該電路的簡單形式能夠實現接近于雙倍Vdd電平的Vpp電平。本領域中已知一些更復雜的電路，用于實現高于2XVdd的電壓電平。Vbb泵(未示出)具有類似結構。振蕩器302生成時鐘信號以控制電容式泵304。在每個時鐘周期中，一些電荷被傳送到輸出端(output)以提高Vpp電平。通常將儲能電容器連接到該輸出端，用于保持電荷并且衰減由于在每個時鐘周期轉儲電荷所導致的電壓階躍(voltage step)，該電容器可變得相當大并且在集成電路芯片上占據大量空間。調節器306感應Vpp的電平以確定Vpp什么時候達到期望電平。當Vpp達到期望電平時，調節器306的輸出變低從而禁用振蕩器302和泵304。可根據EN輸入信號來使能或禁用Vpp電源。在深度斷電(deep power down)模式下，當不需要維護存儲器中的本文檔來自技高網...
【技術保護點】
【技術特征摘要】
【國外來華專利技術】...
【專利技術屬性】
技術研發人員：P·吉利厄姆，
申請(專利權)人：莫塞德技術公司，
類型：
國別省市：
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