集成電路及其形成方法技術

本發明專利技術的實施例涉及包括高k金屬柵極(HKMG)非易失性存儲器(NVM)器件并且提供小規模和高性能的集成電路(IC)以及形成方法。在一些實施例中，集成電路包括邏輯區域和鄰近邏輯區域設置的嵌入式存儲區域。邏輯區域具有邏輯器件，邏輯器件設置在襯底上方并且包括設置在第一高k柵極介電層上方的第一金屬柵極。存儲區域具有非易失性存儲器(NVM)器件，該器件包括設置在第二高k柵極介電層上方的第二金屬柵極。通過邏輯區域和存儲區域兩者中都具有HKMG結構，提高了IC性能并且新興技術節點(如，28nm及以下)中的進一步縮放成為可能。

Integrated circuit and method of forming the same

Embodiments of the present invention relate to a high k metal gate (HKMG) nonvolatile memory (NVM) device and provide an integrated circuit (IC) with small scale and high performance and a method of forming. In some embodiments, the integrated circuit includes an embedded region of logic and an embedded storage area disposed adjacent to the logical region. The logic region has a logic device, the logic device is disposed above the substrate and includes a first metal gate disposed above the first high k gate dielectric layer. The storage area has a non-volatile memory (NVM) device including a second metal gate disposed above the second high k gate dielectric layer. Through both logical and storage areas, both have HKMG structures that improve IC performance, and further scaling in emerging technology nodes (such as 28nm and below) is possible.

【技術實現步驟摘要】
集成電路及其形成方法
本專利技術的實施例涉及半導體領域，更具體地涉及集成電路及其形成方法。
技術介紹
嵌入式存儲器是用于半導體工業中以提高集成電路(IC)的性能的技術。嵌入式存儲器是非獨立的存儲器，它與邏輯核芯集成在同一芯片上，并且支持邏輯核芯完成預期的功能。高性能的嵌入式存儲器由于其高速度和寬總線的特性而成為VLSI中的關鍵部件，從而消除了芯片間通信。
技術實現思路
本專利技術的實施例提供了一種集成電路(IC)，包括：邏輯區域，包括邏輯器件，所述邏輯器件設置在襯底上方并且包括設置在第一高k柵極介電層上方的第一金屬柵極；以及嵌入式存儲區域，設置為鄰近所述邏輯區域并且包括非易失性存儲器(NVM)器件，所述非易失性存儲器器件包括設置在第二高k柵極介電層上方的第二金屬柵極。本專利技術的實施例還提供了一種集成電路(IC)，包括：邏輯區域，包括邏輯器件，所述邏輯器件設置在襯底上方并且包括設置在第一高k柵極介電層上方的第一金屬柵極；以及嵌入式存儲區域，設置為鄰近所述邏輯區域并且包括非易失性存儲器(NVM)器件，所述非易失性存儲器器件包括設置在所述襯底上方的分裂柵極閃速存儲器單元；其中，所述分裂柵極閃速存儲器單元分別包括選擇柵極和控制柵極，所述選擇柵極和所述控制柵極通過在所述控制柵極下方延伸的電荷捕獲層分離；其中，所述控制柵極或所述選擇柵極為通過第二高k柵極介電層與所述襯底分離的金屬柵極。本專利技術的實施例還提供了一種形成集成電路(IC)的方法，包括：提供襯底，所述襯底包括具有邏輯器件的邏輯區域和具有非易失性存儲器器件的存儲區域；形成位于所述邏輯區域內的第一犧牲柵極堆疊件和位于所述存儲區域內的第二犧牲柵極堆疊件；形成通過電荷捕獲層與所述第二犧牲柵極堆疊件分離的第三柵極堆疊件；以及利用高k柵極介電層和金屬層來替換所述第一犧牲柵極堆疊件和所述第二犧牲柵極堆疊件，以形成位于所述邏輯區域內的第一金屬柵極和位于所述存儲區域內的第二金屬柵極。附圖說明當結合附圖進行閱讀時，根據下面詳細的描述可以最佳地理解本專利技術的各個實施例。應該注意，根據工業中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。圖1示出了包括高k技術柵極(HKMG)非易失性存儲器(NVM)器件的的集成電路(IC)的一些實施例的截面圖。圖2示出了包括HKMGNVM器件的IC的一些附加的實施例的截面圖。圖3示出了包括HKMGNVM器件的IC的一些附加的實施例的截面圖。圖4至圖12D示出了用于制造包括HKMGNVM器件的IC的方法的一些實施例的一系列截面圖。圖13示出了用于制造包括HKMGNVM器件的IC的方法的一些實施例的流程圖。具體實施方式以下公開內容提供了許多不同實施例或實例，用于實現所提供主題的不同特征。以下將描述組件和布置的具體實例以簡化本專利技術。當然，這些僅是實例并且不意欲限制本專利技術。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。而且，本專利技術在各個實例中可以重復參考數字和/或字母。這種重復僅是為了簡明和清楚，其自身并不表示所論述的各個實施例和/或配置之間的關系。此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空間關系術語，以描述如圖中所示的一個元件或部件與另一元件或部件的關系。除了圖中所示的方位外，空間關系術語旨在包括器件在使用或操作過程中的不同方位。裝置可以以其他方式定位(旋轉90度或在其他方位)，并且在本文中使用的空間關系描述符可以同樣地作相應地解釋。在新興的技術節點中，半導體工業開始將邏輯器件和存儲器件集成在相同的半導體芯片上。與兩個分離芯片(一個用于存儲器，而另一個用于邏輯器件)，且由于連接兩個芯片的布線或引線導致了不期望的延遲的方法相比，這種集成改善了性能。另外，由于用于制造兩種類型的器件的具體工藝步驟的共用，所以降低了將存儲器和邏輯器件集成在相同的半導體芯片上的處理成本。一種常見類型的嵌入式存儲器是嵌入式閃速存儲器。嵌入式閃速存儲器可以包括布置在閃速存儲單元的第一和第二源極/漏極區之間的選擇柵極。閃速存儲單元也可以包括布置在選擇柵極旁邊并且通過電荷捕獲介電層與選擇柵極分開的控制柵極。高k金屬柵極(HKMG)技術也已經成為用于下一代CMOS器件的領先者中的一個。HKMG技術包括高k電介質來增加晶體管電容并且降低柵極泄漏，其中，高k電介質具有比先前的柵極氧化物高的介電常數。使用金屬柵極來代替多晶硅柵極以有助于費米能級釘扎并且允許將柵極調整至低閾值電壓。通過結合金屬柵極和高k電介質，HKMG技術使得進一步縮放成為可能并且允許集成芯片在降低的功率下運行。本專利技術涉及包括高k金屬柵極(HKMG)非易失性存儲器(NVM)器件并且提供小規模和高性能的集成電路(IC)以及形成方法。在一些實施例中，集成電路包括設置在襯底上方的邏輯區域和鄰近的嵌入式存儲區域。邏輯區域包括邏輯器件，邏輯器件包括設置在第一高k柵極介電層上方的第一金屬柵極。存儲區域包括閃速存儲器單元，閃速存儲器單元包括通過在控制柵極下面延伸的電荷捕獲層分離的選擇柵極和控制柵極。選擇柵極或控制柵極可以為金屬柵極。在一些實施例中，通過高k柵極介電層對金屬柵極的底面和側壁表面加襯。通過邏輯區域和存儲區域兩者中都具有HKMG結構，提高了IC性能并且新興技術節點(如，28nm及以下)中的進一步縮放成為可能。圖1示出了包括HKMGNVM器件的IC100的一些實施例的截面圖。IC100包括邏輯區域104和鄰近邏輯區域104設置的嵌入式存儲區域102。邏輯區域104包括設置在襯底106上方的邏輯器件112。邏輯器件112包括設置在第一高k柵極介電層116a上方的第一金屬柵極114。嵌入式存儲區域102包括非易失性存儲器(NVM)器件118，該器件包括設置在第二高k柵極介電層116b上方的第二金屬柵極120。在一些實施例中，第一和第二金屬柵極114、120分別具有通過第一和第二高k柵極介電層116a、116b加襯的底面和側壁表面。第一和第二金屬柵極114、120可以具有立方體形狀，并且具有彼此對準的上表面。通過邏輯器件112和NVM器件118兩者中都具有HKMG結構，增大了晶體管電容(并且由此增大了驅動電流)并且降低了柵極泄漏以及閾值電壓。在一些實施例中，NVM器件118包括設置在襯底106上方的分裂柵極閃速存儲器單元。分裂閃速存儲器單元包括通過電荷捕獲層124與選擇柵極分離的控制柵極126。在一些實施例中，第二金屬柵極120可以包括分裂閃速存儲器單元的選擇柵極。在一些實施例中，控制柵極126包括多晶硅。電荷捕獲層124在控制柵極126下面延伸并且使控制柵極126與襯底106分離。源極/漏極區域122布置在選擇柵極和控制柵極126的相對的側壁處。選擇柵極可以連接至字線，該字線配置為控制分裂閃速存儲器單元的訪問。第二高k柵極介電層116b降低隧穿(tunneling)柵極泄漏，并且允許將低壓施加至選擇柵極以形成位于選擇柵極下面的反型溝道(inversionchannel)。在操作期間，電荷(如，電本文檔來自技高網...

【技術保護點】
一種集成電路(IC)，包括：邏輯區域，包括邏輯器件，所述邏輯器件設置在襯底上方并且包括設置在第一高k柵極介電層上方的第一金屬柵極；以及嵌入式存儲區域，設置為鄰近所述邏輯區域并且包括非易失性存儲器(NVM)器件，所述非易失性存儲器器件包括設置在第二高k柵極介電層上方的第二金屬柵極。

【技術特征摘要】
2015.12.14 US 14/967,7671.一種集成電路(IC)，包括：邏輯區域，包括邏輯器件，所述邏輯器件設置在襯底上方并且包括設置...

【專利技術屬性】
技術研發人員：吳偉成，鄧立峰，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：中國臺灣,71