公開了用于在非易失性存儲(chǔ)設(shè)備中同時(shí)驗(yàn)證或讀取多個(gè)狀態(tài)的方法和設(shè)備。公開了用于有效減小或排除非易失性存儲(chǔ)設(shè)備中的交叉耦合效應(yīng)的方法和設(shè)備。公開了用于在多個(gè)電壓處有效執(zhí)行讀取以搜索存儲(chǔ)單元的閾值電壓的方法和設(shè)備。在同一時(shí)刻讀取的不同NAND串上的存儲(chǔ)器單元可以針對不同閾值電壓電平進(jìn)行測試。通過將不同柵極至源極電壓施加至正針對不同閾值電壓測試的存儲(chǔ)器單元，該存儲(chǔ)器單元可以針對不同閾值電壓進(jìn)行測試。通過將不同漏極至源極電壓施加至存儲(chǔ)器單元，該存儲(chǔ)器單元可以針對不同閾值電壓進(jìn)行測試。不同的交叉耦合效應(yīng)補(bǔ)償量可以被施加至在同一時(shí)刻讀取或編程的不同NAND串上的存儲(chǔ)器單元。
【技術(shù)實(shí)現(xiàn)步驟摘要】
【國外來華專利技術(shù)】
本技術(shù)涉及非易失性存儲(chǔ)器。
技術(shù)介紹
半導(dǎo)體存儲(chǔ)器已經(jīng)變得越來越普遍地用于各種電子設(shè)備中。例如，將非易失性半導(dǎo)體存儲(chǔ)器用于蜂窩電話、數(shù)碼相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算設(shè)備、非移動(dòng)計(jì)算設(shè)備以及其它設(shè)備中。電可擦除可編程只讀存儲(chǔ)器(EEPROM)及閃速存儲(chǔ)器是最流行的非易失性半導(dǎo)體存儲(chǔ)器之一。相比于傳統(tǒng)的完全特征化EEPR0M，對于也是EEPROM類型的閃速存儲(chǔ)器，整個(gè)存儲(chǔ)器陣列的內(nèi)容或者存儲(chǔ)器一部分的內(nèi)容可在一個(gè)步驟中擦除。傳統(tǒng)EEPROM和閃速存儲(chǔ)器都使用半導(dǎo)體襯底中位于溝道區(qū)上方并與該溝道區(qū)絕 緣的浮置柵極。該浮置柵極位于源極區(qū)和漏極區(qū)之間。控制柵極被設(shè)置在浮置柵極上并與之絕緣。如此形成的晶體管的閾值電壓(Vth)由浮置柵極上保留的電荷量來控制。也就是說，在晶體管導(dǎo)通以允許在晶體管的源極和漏極之間的傳導(dǎo)之前必須施加給控制柵極的最小電壓量由浮置柵極上的電荷電平控制。一些EEPROM及閃速存儲(chǔ)器設(shè)備具有用于存儲(chǔ)兩個(gè)范圍的電荷的浮置柵極，因此，存儲(chǔ)器元件可在兩個(gè)狀態(tài)(例如，已擦除狀態(tài)和已編程狀態(tài))之間被編程/擦除。這樣的閃速存儲(chǔ)器設(shè)備有時(shí)被稱為二進(jìn)制閃速存儲(chǔ)器設(shè)備，因?yàn)槊總€(gè)存儲(chǔ)器元件可存儲(chǔ)一位數(shù)據(jù)。多狀態(tài)(也稱為多電平)閃速存儲(chǔ)器設(shè)備通過識(shí)別多個(gè)不同的允許/有效的已編程閾值電壓范圍來實(shí)現(xiàn)。每個(gè)不同的閾值電壓范圍與存儲(chǔ)器設(shè)備中編碼的數(shù)據(jù)位集合的預(yù)定值對應(yīng)。例如，每個(gè)存儲(chǔ)器元件在其可處于與四個(gè)不同閾值電壓范圍對應(yīng)的四個(gè)離散電荷帶之一時(shí)能夠存儲(chǔ)兩位數(shù)據(jù)。通常，在編程操作期間施加給控制柵極的編程電壓Vtcm是作為幅度隨時(shí)間增加的一系列脈沖而施加的。在一個(gè)可能的方法中，脈沖的幅度隨著每個(gè)連續(xù)脈沖而增加預(yù)定步長，例如O. 2-0. 4V。VrcM可被施加給閃速存儲(chǔ)器元件的控制柵極。在編程脈沖之間的時(shí)間段中，可以執(zhí)行驗(yàn)證操作。也就是說，在連續(xù)編程脈沖之間讀取被并行編程的一組元件中的每個(gè)元件的編程電平，以確定該編程電平是否等于或大于該元件正被編程到的驗(yàn)證電平。對于多狀態(tài)閃速存儲(chǔ)器元件的陣列，可以針對元件的每個(gè)狀態(tài)執(zhí)行驗(yàn)證步驟以確定該元件是否已經(jīng)達(dá)到了其數(shù)據(jù)關(guān)聯(lián)驗(yàn)證電平。例如，能夠以四個(gè)狀態(tài)存儲(chǔ)數(shù)據(jù)的多狀態(tài)存儲(chǔ)元件可能需要針對三個(gè)比較點(diǎn)執(zhí)行驗(yàn)證操作。題為“SmartVerify For Multi-State Memories”的 U. S.專利 No. 7，073，103 描述了用于使寫入序列的每個(gè)編程/驗(yàn)證/鎖定(lockout)步驟的順序驗(yàn)證操作的數(shù)量最小化的過程，以引用方式將其全部內(nèi)容并入本文中。最初，在驗(yàn)證階段期間，只有被被選存儲(chǔ)元件編程到的多狀態(tài)范圍的最低狀態(tài)受到檢查。一旦第一存儲(chǔ)狀態(tài)由被選元件中的一個(gè)或多個(gè)達(dá)到，則多狀態(tài)序列中的下一個(gè)狀態(tài)被添加到驗(yàn)證處理。該下一個(gè)狀態(tài)可在最快元件到達(dá)序列中的在前狀態(tài)時(shí)立即添加，或者在若干編程脈沖延遲之后添加。將狀態(tài)添加至正在驗(yàn)證階段中檢查的集合繼續(xù)遍歷序列中的多狀態(tài)的集合的剩余部分，直到最高狀態(tài)被添加了為止。此外，當(dāng)被綁定用于這些電平的所有被選存儲(chǔ)元件成功驗(yàn)證這些目標(biāo)值時(shí)，較低狀態(tài)可從驗(yàn)證集合移除并且被鎖定來禁止進(jìn)一步編程。注意，該技術(shù)可能需要在每個(gè)編程脈沖之后驗(yàn)證超過一個(gè)的狀態(tài)。盡管用于改善驗(yàn)證技術(shù)的方法是已知的，但是仍然需要適用于不同的編程方案的進(jìn)一步的改進(jìn)。附圖說明圖IA是NAND串的俯視圖。圖IB是圖Ia的NAND串的等效電路圖。圖2是示出三個(gè)NAND串的電路圖。 圖3示出在襯底上形成的NAND串的橫截面視圖。圖4示出可以包括一個(gè)或多個(gè)存儲(chǔ)器裸片或芯片的非易失性存儲(chǔ)器設(shè)備。圖5示出存儲(chǔ)器單元陣列的示例性結(jié)構(gòu)。圖6是個(gè)體感測塊的框圖。圖7A示出對于其中具有八個(gè)狀態(tài)的存儲(chǔ)器單元的狀態(tài)的示例閾值電壓分布。圖7B示出當(dāng)每個(gè)存儲(chǔ)器單元存儲(chǔ)了四位數(shù)據(jù)時(shí)，與存儲(chǔ)器單元陣列的數(shù)據(jù)狀態(tài)對應(yīng)的示例閾值電壓分布。圖8A示出四狀態(tài)存儲(chǔ)器設(shè)備的閾值電壓分布的示例集合，在該存儲(chǔ)器設(shè)備中，每個(gè)存儲(chǔ)元件存儲(chǔ)兩位數(shù)據(jù)。圖SB示出在編程操作期間施加給被選字線的一系列編程和驗(yàn)證脈沖。圖9A是能夠在不同的存儲(chǔ)器單元串上在被選存儲(chǔ)器單元兩端施加不同的柵極至源極電壓的電路的示意圖。圖9B是具有讀取操作期間在NAND串兩端施加的不同電壓的該NAND串的示意圖。圖9C是具有驗(yàn)證(或讀取)操作期間在NAND串兩端施加的不同電壓的該NAND串的不意圖。圖10是通過在不同NAND串兩端施加不同電壓而在不同NAND串中感測存儲(chǔ)器單元的狀態(tài)的過程的一個(gè)實(shí)施例的流程圖。圖IlA是用于將位線充電至比源極線路電壓更低的電壓的感測模塊的一個(gè)實(shí)施例的框圖。圖IlB是當(dāng)對存儲(chǔ)器單元的閾值電壓進(jìn)行感測時(shí)示出電流方向的圖IlA的感測模塊的框圖。圖12A是將用于位線充電至比源極線路電壓更高的電壓的感測模塊的一個(gè)實(shí)施例的框圖。圖12B是當(dāng)對存儲(chǔ)器單元的閾值電壓進(jìn)行感測時(shí)示出電流方向的圖12A的感測模塊的框圖。圖13A是基于正被驗(yàn)證的狀態(tài)來確定合適電壓以施加在NAND串兩端的過程的一個(gè)實(shí)施例的流程圖。圖13B是確定合適電壓以施加在NAND串兩端以在讀取期間補(bǔ)償交叉耦合的過程的一個(gè)實(shí)施例的流程圖。圖13C是確定合適電壓以施加在NAND串兩端以在編程期間補(bǔ)償交叉耦合的過程的一個(gè)實(shí)施例的流程圖。圖13D是基于存儲(chǔ)器單元的在前閾值電壓來確定合適電壓以施加在NAND串兩端的過程的一個(gè)實(shí)施例的流程圖。圖14A是用于在NAND兩端建立使得不同Vgs用于不同NAND串上的被選存儲(chǔ)器單元的不同電壓的過程的一個(gè)實(shí)施例的流程圖。圖14B是用于在NAND串兩端建立使得不同Vds用于不同NAND串上的被選存儲(chǔ)器單元的不同電壓的過程的一個(gè)實(shí)施例的流程圖。圖15是描述包括一個(gè)或多個(gè)驗(yàn)證步驟的編程過程的一個(gè)實(shí)施例的流程圖。圖16A是在編程操作期間驗(yàn)證存儲(chǔ)器單元的過程的一個(gè)實(shí)施例的流程圖。 圖16B是示出在圖16A的驗(yàn)證處理期間施加至字線和位線的電壓的一個(gè)實(shí)施例的時(shí)序圖。圖17A是在編程操作期間驗(yàn)證存儲(chǔ)器單元的過程的一個(gè)實(shí)施例的流程圖。圖17B是示出在圖17A的驗(yàn)證處理期間施加至字線和位線的電壓的一個(gè)實(shí)施例的時(shí)序圖。圖18A是示出當(dāng)在圖17A的處理中驗(yàn)證C狀態(tài)時(shí)所施加的示例電壓的多個(gè)NAND串的圖不。圖18B是示出當(dāng)在圖17A的處理中驗(yàn)證B狀態(tài)時(shí)所施加的示例電壓的多個(gè)NAND串的圖不。圖18C是示出當(dāng)在圖17A的處理中驗(yàn)證A狀態(tài)時(shí)所施加的示例電壓的多個(gè)NAND串的圖不。圖19是具有晶體管以在當(dāng)執(zhí)行逆向感測時(shí)幫助控制Vds的NAND串的一個(gè)實(shí)施例的圖示。圖20示出在讀取期間施加交叉耦合補(bǔ)償?shù)倪^程的一個(gè)實(shí)施例的流程圖。圖21示出存儲(chǔ)器單元閾值電壓分布。圖22是讀取軟位(soft bit)的過程的一個(gè)實(shí)施例的流程圖。圖23A是執(zhí)行二進(jìn)制搜索的過程的一個(gè)實(shí)施例的流程圖。圖23B是通過其可以執(zhí)行圖23A的過程搜索的示例窗口。圖24示出感測電路的一個(gè)實(shí)施例。圖25A、圖25B、圖25C示出用于逆向感測實(shí)施例的圖24的位線偏壓晶體管的操作的細(xì)節(jié)。圖26A和圖26B示出示出施加至用于逆向感測實(shí)施例的圖24的感測偏壓晶體管的電壓。圖27示出與圖24的感測電路關(guān)聯(lián)的信號的時(shí)序圖。圖28A示出用于正向感測實(shí)施例的位線偏壓晶體管。圖28B示出用于正向感測實(shí)施例的感測偏壓晶體管。圖29示本文檔來自技高網(wǎng)...
【技術(shù)保護(hù)點(diǎn)】
【技術(shù)特征摘要】
【國外來華專利技術(shù)】2010.03.25 US 12/732,1211.一種用于操作包括非易失性存儲(chǔ)元件的多個(gè)NAND串的非易失性存儲(chǔ)設(shè)備的方法，所述方法包括 在所述多個(gè)NAND串的第一 NAND串兩端引起第一電壓差，所述第一 NAND串包括第一非易失性存儲(chǔ)元件(902)； 在所述多個(gè)NAND串的第二 NAND串兩端引起第二電壓差，所述第二 NAND串包括第二非易失性存儲(chǔ)元件，所述第二電壓差與所述第一電壓差不同，在與引起所述第一電壓差的同一時(shí)刻引起所述第二電壓差(904)； 在引起所述第一電壓差和所述第二電壓差的同時(shí)，將讀取電壓施加至與所述第一非易失性存儲(chǔ)元件和所述第二非易失性存儲(chǔ)元件關(guān)聯(lián)的字線(908)； 響應(yīng)于所述第一電壓差和所述讀取電壓而感測所述第一非易失性存儲(chǔ)元件的第一條件，以確定所述第一非易失性存儲(chǔ)元件的閾值電壓高于還是低于第一參考電壓(912);以及 響應(yīng)于所述第二電壓差和所述讀取電壓而感測所述第二非易失性存儲(chǔ)元件的第二條件，以確定所述第二非易失性存儲(chǔ)元件的閾值電壓高于還是低于第二參考電壓(914)。2.根據(jù)權(quán)利要求I所述的方法，其中所述第一參考電壓與所述第二參考電壓不同。3.根據(jù)權(quán)利要求I或2所述的方法，其中在所述第一NAND串兩端引起所述第一電壓差和在所述第二 NAND串兩端引起所述第二電壓差包括 為所述第一非易失性存儲(chǔ)元件引起第一柵極至源極電壓； 為所述第二非易失性存儲(chǔ)元件引起第二柵極至源極電壓，所述第二柵極至源極電壓不等于所述第一柵極至源極電壓。4.根據(jù)權(quán)利要求I至3中的任一項(xiàng)所述的方法，其中引起所述第一電壓差和引起所述第二電壓差包括 在電連接到所述多個(gè)NAND串的公共源極線上建立第一電壓； 在與所述第一 NAND串關(guān)聯(lián)的第一位線上建立第二電壓，所述第二電壓小于所述第一電壓；以及 在與所述第二 NAND串關(guān)聯(lián)的第二位線上建立第三電壓，所述第三電壓小于所述第一電壓，所述第三電壓與所述第二電壓不同，所述讀取電壓大于所述第二電壓，所述讀取電壓大于所述第三電壓。5.根據(jù)權(quán)利要求I至4中的任一項(xiàng)所述的方法，其中所述第一電壓差基于所述第一非易失性存儲(chǔ)元件被編程到的第一狀態(tài)，并且所述第二電壓差基于所述第二非易失性存儲(chǔ)元件被編程到的第二狀態(tài)。6.根據(jù)權(quán)利要求I至5中的任一項(xiàng)所述的方法，其中所述第一電壓差基于比第三參考電壓大的所述第一非易失性存儲(chǔ)元件的閾值電壓，所述第二電壓差基于比所述第三參考電壓小的所述第二非易失性存儲(chǔ)元件的閾值電壓。7.根據(jù)權(quán)利要求I或2所述的方法，其中在所述第一NAND串兩端引起所述第一電壓差和在所述第二 NAND串兩端引起所述第二電壓差包括 為所述第一非易失性存儲(chǔ)元件引起第一漏極至源極電壓； 為所述第二非易失性存儲(chǔ)元件引起第二漏極至源極電壓，所述第二漏極至源極電壓不等于所述第一漏極至源極電壓。8.根據(jù)權(quán)利要求1，2或7所述的方法，其中引起所述第一電壓差和引起所述第二電壓差包括 在電連接到所述多個(gè)NAND串的公共源極線上建立第一電壓； 在與所述第一 NAND串關(guān)聯(lián)的第一位線上建立第二電壓，所述第二電壓大于所述第一電壓；以及 在與所述第二 NAND串關(guān)聯(lián)的第二位線上建立第三電壓，所述第三電壓大于所述第一電壓，所述第三電壓與所述第二電壓不同。9.一種非易失性存儲(chǔ)設(shè)備，包括 非易失性存儲(chǔ)元件的多個(gè)NAND串(400)，所述NAND串包括具有第一非易失性存儲(chǔ)元件的第一 NAND串和具有第二非易失性存儲(chǔ)元件的第二 NAND串； 與所述多個(gè)NAND串關(guān)聯(lián)的多個(gè)字線(WL1、WL2、…)；以及 與所述非易失性存儲(chǔ)元件通信的一個(gè)或多個(gè)管理電路(244、220、242、240)，所述一個(gè)或多個(gè)管理電路在...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：埃蘭·沙龍，李燕，尼馬·莫赫萊西，
申請(專利權(quán))人：桑迪士克以色列有限公司，
類型：
國別省市：
還沒有人留言評論。發(fā)表了對其他瀏覽者有用的留言會(huì)獲得科技券。