一種基于MicroBlaze軟核的多路SSI數據采集模塊制造技術

本實用新型專利技術涉及一種基于MicroBlaze軟核的多路SSI數據采集模塊，其主要技術特點是：包括設置在FPGA內的MicroBlaze軟核和SSI多路采集單元，該SSI多路采集單元由一個寄存器陣列和一個數據采集子單元連接構成，該寄存器陣列一方面通過PLB總線與CPU相連接，另一方面與數據采集子單元相連接，該數據采集子單元通過信號線和編碼器相連接用于采集編碼器的數據并傳輸給寄存器陣列，該寄存器陣列將采集的數據通過PLB總線傳送給CPU。本實用新型專利技術通過FPGA內置的MicroBlaze軟核和SSI多路采集單元實現對多路編碼器的數據采集和處理功能，全部數據采集處理過程均在FPGA內即可完成，縮短了數據傳輸途徑和運算途徑，從而提高了多路數據采集的速度，解決了數據采集過程慢、運算周期長的問題。（*該技術在2022年保護過期，可自由使用*）

【技術實現步驟摘要】

本技術屬于數據采集
，尤其是一種基于MicroBlaze軟核的多路SSI數據采集模塊。
技術介紹
數據采集技術是采集傳感器的溫度、壓カ、流量、位移等模擬信號并轉換成計算機能識別的數字信號，最后進行相應的計算存儲和處理。利用數據采集技術能夠實現對某些物理量的監測和控制功能。現有的數據采集系統一般是以移位寄存器+狀態機的方式實現，主要由控制單元、接收單元、發送單元、總線、PC機組成，其特點如下1、接收數據從串行引腳接收數據 —將數據發送到移位寄存器一從移位寄存器將數據發送到數據緩沖區；2、發送數據從發送數據緩沖區取出數據一將數據發送到移位寄存器一將移位寄存器數據從串行引腳發出；3、數據運算采集后的數據不能自運算，必須發送到PC機，在PC機內進行數據運算。其存在的問題是1、數據傳送過程比較慢，數據不能直接從移位寄存器發送到CPU，増加了移位寄存器一數據緩沖區一總線一PC機一CPU中間的三個環節；2、數據運算過程比較慢，數據不能從移位寄存器直接發送到CPU運算，還必須經過中間的數據緩沖區一總線一PC機，再由PC機的CPU進行計算，延長了數據運算過程的周期時間。
技術實現思路
本技術的目的在于克服現有技術的不足，提供一種基于FPGA的多路SSI數據采集模塊，解決了數據采集過程慢、運算周期長的問題。本技術解決其技術問題是采取以下技術方案實現的一種基于MicroBlaze軟核的多路SSI數據采集模塊，包括設置在FPGA內的CPU和SSI多路采集単元，該SSI多路采集単元由一個寄存器陣列和一個數據采集子單元連接構成，該寄存器陣列一方面通過PLB總線與CPU相連接，另ー方面與數據采集子単元相連接，該數據采集子単元通過信號線和編碼器相連接用于采集編碼器的數據并傳輸給寄存器陣列，該寄存器陣列將采集的數據通過PLB總線傳送給CPU。而且，所述的寄存器陣列包括數據位寄存器SSI_BITS、控制寄存器SSI_CTL、狀態寄存器SSI_STAT、分頻系數寄存器SSI_CLKDIV和數據寄存器SSI_DATA，數據位寄存器SSI_BITS、控制寄存器SSI_CTL、狀態寄存器SSI_STAT、分頻系數寄存器SSI_CLKDIV作為控制信號與數據采集子単元相連接，數據寄存器SSI_DATA作為數據信號與數據采集子単元相連接。而且，所述的數據采集子単元包括分頻單元、采樣單元、格雷碼轉換単元，分頻單元的輸入端與輸入控制信號相連接，分頻單元的輸出信號分別連接到采樣單元和編碼器，采用單元的采樣輸入端與編碼器相連接進行數據采樣，采樣単元的輸出端與格雷碼轉換單元相連接將采樣數據傳送給格雷碼轉換単元，格雷碼轉換單元進行數據轉換后傳送給寄存器陣列。而且，所述的輸入控制信號包括CPU的時鐘信號CLK、控制寄存器的啟動信號START、分頻系數寄存器的分頻系數信號DIV。而且，所述的CPU為一個MicroBlaze軟核。本技術的優點和積極效果是本技術設計合理，通過FPGA內置的CPU和SSI多路采集單元實現對多路編碼器的數據采集和處理功能，全部數據采集處理過程均在FPGA內即可完成，縮短了數據傳輸途徑和運算途徑，從而提高了多路數據采集的速度，解決了數據采集過程慢、運算周期長的問題。附圖說明 圖I是本技術的結構及其應用連接示意圖；圖2是本技術的數據采集子単元的電路方框圖；圖3是本技術的數據采集子単元的外部接ロ示意圖。具體實施方式以下結合附圖對本技術實施例做進ー步詳述一種基于FPGA的多路SSI數據采集模塊，如圖I所示，包括設置在FPGA內的CPU和SSI多路采集單元，CPU與SSI多路采集單元通過PLB總線相連接進行雙向通訊。所述的CPU為ー個MicroBlaze軟核，其通過ISA單元與上位機控制單元相連接，所述的SSI多路采集単元由一個寄存器陣列和一個數據采集子単元連接構成，該寄存器陣列一方面通過PLB總線與CPU相連接，另ー方面與數據采集子単元相連接，該數據采集子単元通過信號線和四路編碼器以并聯方式相連接用于采集編碼器的數據并傳輸給寄存器陣列，該寄存器陣列將采集的數據通過PLB總線傳送給CPU。所述的寄存器陣列包括SSI_BITS數據位寄存器(此寄存器為IP核可配置參數，設有默認值)、SSI_CTL控制寄存器、SSI_STAT狀態寄存器、SSI_CLKDIV分頻系數寄存器和SSI_DATA數據寄存器，其功能分別為SSI_BITS數據位寄存器用于輸出I個時鐘周期內輸出脈沖的數據位和結束位數量，該寄存器的前24位為數據位，第25位為結束位，當START信號啟動分頻單元后，分頻單元產生SSI_BITS規定的脈沖個數。SSI_CTL控制寄存器用于啟動分頻、產生中斷和清除中斷、啟用格雷碼轉換等當SSI_CTL接收到CPU信號后，將產生START信號，并發送給數據采集子單元；當SSI_CTL控制寄存器接收到采樣COMPLETE信號后，將產生格雷碼轉換信號，并發送給數據采集子單兀(SSI—MoudelXSSI_STAT狀態寄存器用于保存當前數據轉換的狀態，當格雷碼轉換完成后，在狀態位保存ー個COMPLETE標志，當啟動START信號時，清除COMPLETE標志。SSI_CLKDIV分頻系數寄存器(也稱除法寄存器):用來設置分頻系數，即用初始狀態的高頻除以分頻系數，以得到和編碼器相匹配的低頻，從而采集編碼器數據。SSI_DATA數據寄存器每次轉換成功的數據放在此寄存器。如圖2所示，所述的數據采集子単元包括分頻單元、采樣單元、格雷碼轉換単元，分頻單元與CPU的輸入時鐘信號CLK、控制寄存器的啟動信號START、分頻系數寄存器的分頻系數信號DIV相連接。分頻單元的輸出信號分別連接到采樣單元和編碼器，采用單元的采樣輸入端與編碼器相連接進行編碼數據采樣，采樣単元的輸出端與格雷碼轉換単元相連接將采樣數據傳送給格雷碼轉換単元，格雷碼轉換單元進行數據轉換后通過SSI_DATA數據寄存器發給CPU。數據采集子単元的內部處理過程為I、分頻單元接收到START信號后，產生并輸出SSI_BITS寄存器的脈沖數量給編碼器，同時，輸出ー個時鐘脈沖SSI_CLK給采樣單元作為采樣單元的輸入時鐘源。2、采樣單元在分頻單元的第2個脈沖的下降沿進入采樣，當脈沖數量為第24個吋，分頻完成，并發出ー個STOP信號送給采樣単元，此時，采樣単元停止采樣并輸出ー個時鐘脈沖給格雷碼轉換単元。3、格雷碼轉換單元通過SSI_USE_GRAY標志位判斷編碼器輸出是ニ進制還是格雷碼，如果SSI_USE_GRAY標志位為1，則進行格雷碼轉換，如果SSI_USE_GRAY標志位為0，則不進行格雷碼轉換。4、格雷碼轉換單元產生ー個COMPLETE信號給SSI_STAT狀態寄存器并將數據傳輸給SSI_DATA數據寄存器。如圖3所示，數據采集子單元(SSI_Moudel)包括以下輸入信號和輸出信號輸入信號主要包括I、SSI_BITS SSI數據位，數據采集子単元根據這個數值輸出一定數量的脈沖信號給編碼器。該SSI_BITS為IP核可配置參數，設有默認值。2、SSI_CLK_DIV :分頻系數，數據采集子単元根據分頻系數進行分頻；3、SSI_DATA :編碼器原始數據。4、CLK 本文檔來自技高網...

【技術保護點】
一種基于MicroBlaze軟核的多路SSI數據采集模塊，其特征在于：包括設置在FPGA內的CPU和SSI多路采集單元，該SSI多路采集單元由一個寄存器陣列和一個數據采集子單元連接構成，該寄存器陣列一方面通過PLB總線與CPU相連接，另一方面與數據采集子單元相連接，該數據采集子單元通過信號線和編碼器相連接用于采集編碼器的數據并傳輸給寄存器陣列，該寄存器陣列將采集的數據通過PLB總線傳送給CPU。

【技術特征摘要】

【專利技術屬性】
技術研發人員：趙哲，
申請(專利權)人：無錫普智聯科高新技術有限公司，
類型：實用新型
國別省市：