測試存儲陣列的方法及控制裝置制造方法及圖紙

一種測試存儲陣列的方法及控制裝置，所述存儲陣列中，同一列的存儲單元共用一條位線，同一行的存儲單元共用一條字線，每兩行存儲單元共用一條源線，所述測試方法包括：施加源線測試電壓至與存儲單元連接的所有源線；施加不為0V的位線測試電壓至與存儲單元連接的所有位線；施加0V電壓至與存儲單元連接的所有字線；經過預定測試時間后，去除施加的測試電壓，讀取每個存儲單元的測試電流，將所述測試電流與參考電流進行比較，輸出比較結果；根據所述比較結果，判斷每個存儲單元是否合格；其中，所述位線測試電壓小于所述源線測試電壓。本發明專利技術技術方案提供了一種測試存儲陣列的方法及控制裝置，減小了對小尺寸存儲單元組成的存儲陣列的測試時間。

【技術實現步驟摘要】

本專利技術涉及存儲器
，尤其涉及一種測試存儲陣列中易于產生列串擾的存儲單元的方法及控制裝置。
技術介紹
由于具有高速、高密度、可微縮、斷電后仍然能夠保持數據等諸多優點，非易失性存儲器(NVM, Nonvolatile memory)作為一種集成電路存儲器件,被廣泛應用于如便攜式電腦、手機、數碼音樂播放器等電子產品中。通常，依據構成存儲單元的晶體管柵極結構的不同，非易失性存儲器存儲單元結構分為兩種堆疊柵極和分裂柵極結構，其中分裂柵極存儲單元因為有效地避免了過擦除效應以及具有更高的編程效率而得到了廣泛應用。圖I為分裂柵極存儲陣列的一種結構示意圖，所述分裂柵極存儲陣列包括多個呈 陣列排布的存儲單元(即存儲晶體管)，以及用于選擇所述存儲單元并提供驅動信號的多條字線、位線以及源線。具體地，該分裂柵極存儲陣列包含k+Ι條字線(WLO，WLl，WL2，WL3，…，WLk-I，WLk)、n+l 條位線(BLO，BLl，…，BLn)以及 m+1 條源線(SLO，SL1，…，SLm)。每個分裂柵極存儲單元的柵極、漏極、源極分別與字線、位線、源線連接，其中，同一列的存儲單元共用一條位線，同一行的存儲單元共用一條字線，每兩行的存儲單元共用一條源線，例如，從第一行存儲單元開始，第一行與第二行存儲單元共用源線SL0，第三行與第四行存儲單元共用源線SL1，以此類推。對圖I所述的存儲陣列中的一個存儲單元a (簡稱為目標存儲單元)進行編程為例，對各信號線的電壓控制過程包括施加字線編程電壓Vgp至與存儲單元a所連接的字線WLO ;施加源線編程電壓Vsp至與存儲單元a所連接的源線SLO ;施加編程電流Id至與存儲單元a所連接的位線BL0，同時在位線BLO上產生位線編程電壓Vdp ;施加OV電壓至除WLO外的剩余所有字線(WL1，WL2，WL3，…，WLk-1, WLk);施加源線偏置電壓Vsbs至除SLO外的剩余所有源線(SL1，…，SLm);施加位線預編程電壓Vinh至除BLO外的剩余所有位線(BL1,…，BLn)。在實際應用中，可根據電路結構和器件特性等確定所述字線編程電壓、源線編程電壓、編程電流、源線偏置電壓、位線預編程電壓的取值。上述編程操作中，由于制造工藝等原因，與存儲單元a共用位線不進行編程的非目標存儲單元(例如存儲單元b)可能存在缺陷，在編程電流Id注入位線BLO時，非目標存儲單元在內部電場的作用下大量電子由漏區流向源區，產生列串擾，影響存儲器的正常編程。因此，對新制造出的存儲陣列需要進行測試，挑選出存在缺陷易于產生列串擾的存儲單元，用存儲單元的冗余的行或列進行補償，如果過多的存儲單元存在缺陷易于產生列串擾，那么整個存儲陣列就會被丟棄。現有技術中，對存儲陣列進行易于產生列串擾的存儲單元的常規測試方法，以圖I所述的存儲陣列為例，測試過程包括施加源線測試電壓Vp至與存儲單元連接的所有源線(SLO, SLl,…，SLm)，施加OV電壓至與存儲單元連接的所有位線(BLO，BLl,…，BLn), M加OV電壓至與存儲單元連接的所有字線(WLO，WL1，WL2，WL3，…，WLk-1, WLk)。在實際應用中，可根據電路結構和器件特性等確定源線測試電壓的取值。施加測試電壓后，讀取每個存儲單元的測試電流，通過將每個存儲單元產生的測試電流與預先設定的參考電流進行比較，判定存儲陣列中存在的易于產生列串擾的存儲單元。然而，對于小尺寸存儲單元(即存儲單元晶體管的溝道長度減小)組成的存儲陣列，由于漏極感應勢魚降低(DIBL, Drain induction barrier lower)效應的存在,若采用上述測試方法，測試時源區注入到溝道的電子數量增加，將會導致錯誤的測試結果，即將不易產生列串擾的正常存儲單元誤認為易產生列串擾的有缺陷的存儲單元。在此種情況下，對小尺寸存儲單元組成的存儲陣列的測試采用了用戶模式進行，即對某個存儲單元進行編程，讀取與該存儲單元共用位線的其他存儲單元的電流，將每個存儲單元的電流與參考電流進行比較，判定存儲陣列中存在的易于產生列串擾的存儲單元。這種對小尺寸存儲單元組成的存儲陣列的測試方法是非常浪費時間的，大大增加了測試成本。
技術實現思路
本專利技術解決的是測試小尺寸存儲單元組成的存儲陣列測試時間長的問題。 為解決上述問題，本專利技術提供了一種測試存儲陣列的方法，所述存儲陣列中，同一列的存儲單元共用一條位線，同一行的存儲單元共用一條字線，每兩行存儲單元共用一條源線，所述測試方法包括施加源線測試電壓至與存儲單元連接的所有源線；施加不為OV的位線測試電壓至與存儲單元連接的所有位線；施加OV電壓至與存儲單元連接的所有字線；經過預定測試時間后，去除施加的測試電壓，讀取每個存儲單元的測試電流，將所述測試電流與參考電流進行比較，輸出比較結果；根據所述比較結果，判斷每個存儲單元是否合格；其中，所述位線測試電壓小于所述源線測試電壓。可選的，所述源線測試電壓的取值范圍為4V至6V。可選的，所述位線測試電壓的取值范圍為O. IV至O. 6V。可選的，所述預定測試時間的取值范圍為Ims至100ms。可選的，所述參考電流的取值范圍為4μ A至10 μ A。為解決上述問題，本專利技術還提供了一種測試存儲陣列的控制裝置，所述存儲陣列中，同一列的存儲單元共用一條位線，同一行的存儲單元共用一條字線，每兩行存儲單元共用一條源線，所述測試存儲陣列的控制裝置包括源線控制單元，用于施加源線測試電壓至與存儲單元連接的所有源線；位線控制單元，用于施加不為OV的位線測試電壓至與存儲單元連接的所有位線；字線控制單元，用于施加OV電壓至與存儲單元連接的所有字線；讀取比較單元，用于讀取每個存儲單元的測試電流，將所述測試電流與參考電流進行比較，輸出比較結果；判斷單元，用于根據所述比較結果判斷每個存儲單元是否合格；其中，所述位線測試電壓小于所述源線測試電壓。所述測試存儲陣列的控制裝置還包括位線測試電壓提供單元，用于產生所述位線測試電壓。可選的，所述位線測試電壓提供單元包括參考電壓源，用于產生參考電壓；輸出緩沖單元，用于放大所述參考電壓源產生的參考電壓，獲得所述位線測試電壓。可選的，所述參考電壓源為第一帶隙基準源。可選的，所述參考電壓源包括第二帶隙基準源，包括基準電壓輸出端；電壓跟隨單元，包括控制電壓輸入端和參考電壓輸出端，所述控制電壓輸入端與所述基準電壓輸出端連接。可選的，所述電壓跟隨單元包括第一 NMOS管和參考電流源，所述參考電流源一端接地，另一端與所述第一 NMOS管的源極連接并作為所述參考電壓輸出端，所述第一 NMOS管的柵極為所述控制電壓輸入端，所述第一 NMOS管的漏極連接電源電壓。可選的，所述參考電壓源為虛擬陣列。與現有技術相比，本專利技術的技術方案具有以下優點對小尺寸存儲單元組成的存儲陣列的測試不使用用戶模式，而是采用對常規測試進行改進后的方法。不能對小尺寸存儲單元組成的存儲陣列采用常規測試方法是因為小尺寸的存儲單元存在DIBL現象，影響存儲單元的閾值電壓，使閾值電壓降低，在使用常規方法測試時，較大的亞閾值電流使源區注入到溝道的電子數量增加，讀取的存儲單元的測試電流會偏大，導致錯誤的測試結果。如圖I所述的存儲陣列，存儲單元柵、漏極壓差與閾值電壓之間存在一個差值，而亞本文檔來自技高網...

【技術保護點】
一種測試存儲陣列的方法，所述存儲陣列中，同一列的存儲單元共用一條位線，同一行的存儲單元共用一條字線，每兩行存儲單元共用一條源線，其特征在于，包括：施加源線測試電壓至與存儲單元連接的所有源線；施加不為0V的位線測試電壓至與存儲單元連接的所有位線；施加0V電壓至與存儲單元連接的所有字線；經過預定測試時間后，去除施加的測試電壓，讀取每個存儲單元的測試電流，將所述測試電流與參考電流進行比較，輸出比較結果；根據所述比較結果，判斷每個存儲單元是否合格；其中，所述位線測試電壓小于所述源線測試電壓。

【技術特征摘要】

【專利技術屬性】
技術研發人員：楊光軍，胡劍，
申請(專利權)人：上海宏力半導體制造有限公司，
類型：發明
國別省市：