本發明專利技術涉及一種多驅動器交叉連接的內存測試裝置，所述多驅動器交叉連接的內存測試裝置包含：第一接腳導線總線及第二接腳導線總線，其連接至第一測試區；第三接腳導線總線及第四接腳導線總線，其連接至第二測試區；第一組輸入輸出驅動模塊總線，其經由第一驅動導線總線耦接至第一接腳導線總線；第一終端器總線，其經由第一接地導線總線耦接至第一驅動導線總線；第二組輸入輸出驅動模塊總線，其經由一第二驅動導線總線耦接至第三接腳導線總線；第二終端器總線，其經由第二接地導線總線耦接至第二驅動導線總線。本發明專利技術可通用于不同輸入/輸出位(例如4位與8位)待測內存元件的測試，而不需要更換測試治具；此外，可將測試型樣信號同步寫入多個待測內存元件再分區讀取，測試過程中不需要移除待測內存元件且不需要減少元件裝載數量。
【技術實現步驟摘要】
本專利技術屬于半導體裝置的測試
，特別涉及一種多驅動器交叉連接的內存測試裝置。
技術介紹
各式電子產品中都需要內存，其中DDR SDRAM是一種同步隨機存取內存，在每個計算機頻率周期能支持兩個數據運作，以提高數據的傳輸量。隨著技術的進步，DDR SDRAM內存已演進到DDR2與DDR3甚至更高，其數據傳輸速率(Data Rate)已由早期的DDR 333/400MH提高為DDR2 800MHz、DDR31333 MHz，未來也會有更高的數據傳輸速率。而隨著頻率的提升，用測試半導體內存的測試機臺也必須作對應的匹配。測試機，例如日本愛德萬公司(ADVANTEST CORPORATION)所產的Advantest T5503,提供有多個測試站，能產生測試型樣(test pattern),須配合適當設計的專用治具的結合才可以寫入與讀取至待測內存元件。通常，測試治具包含測試頭(test head)、共享電路模塊與插座模塊。測試頭20內具有驅動器和比較器等元件，作為信號驅動和比較的用。共享電路模塊內設有導線，例如，同軸纜線(coaxial cable)或印刷電路板的導線，其為連接電路模塊與插座模塊之用。插座模塊具有裝設有多個插座連接器的電路板，用以裝載待測內存元件，通稱為待測元件(device-under-test,DUT)。此外,共享電路模塊與插座模塊也可整合為一電路板。已知DRAM內存元件的接腳有輸入接腳(input pin)與輸入/輸出接腳(10 pin)的分。即使相同的接腳位置與外觀形狀，已知DRAM內存元件的輸入接腳(input pin)與輸入/輸出接腳(10 pin)仍有4與8位的差異。專利技術人在第126041 5號中國臺灣專利(同美國專利6，952，111 BI)中提出一測試裝置，根據其所教示內容，輸入接腳因不需要考慮信號輸出，測試治具的電路結構可較為簡單地設計為共享，即利用一驅動器驅動控制兩待測內存元件的信號輸入。然而，針對不同位的輸入/輸出接腳，目前的作法是測試治具必須準備兩套，每一驅動器以固定的專屬導線對應連接一待測內存元件的固定位的輸入/輸出接腳，根據接腳傳輸位的不同規格而切換測試治具，此將不但增加測試設備的建構成本，同時也因不同位測試時測試治具的切換造成測試效率的降低。此外，該專利雖揭示出一種測試裝置連接至輸入接腳的共享電路以及連接至輸入/輸出接腳的共享電路，其中針對輸入/輸出接腳的共享電路，就是利用一總線的導線耦接在不同測試區的輸入/輸出接腳之間，再分別耦接至驅動器與比較器。此外，在未測試的測試區內待測內存元件的輸入/輸出接腳為空腳。
技術實現思路
有鑒于此，本專利技術的目的在于提供一種多驅動器交叉連接的內存測試裝置，通用于不同輸入/輸出位(例如4位與8位)待測內存元件的測試，而不需要更換測試治具；此夕卜，可將測試型樣信號同步寫入多個待測內存元件再分區讀取，測試過程中不需要移除待測內存元件且不需要減少元件裝載數量。本專利技術的目的及解決其技術問題是采用以下技術方案來實現本專利技術提供一種多驅動器交叉連接的內存測試裝置，所述多驅動器交叉連接的內存測試裝置包含第一接腳導線總線及第二接腳導線總線，其連接至第一測試區；第三接腳導線總線及第四接腳導線總線，其連接至第二測試區；第一組輸入輸出驅動模塊總線，其經由第一驅動導線總線耦接至第一接腳導線總線，且第四接腳導線總線以Y形耦接于第一驅動導線總線與第一接腳導線總線之間的節占.第一終端器總線，其經由第一接地導線總線耦接至第一驅動導線總線； 第二組輸入輸出驅動模塊總線，其經由第二驅動導線總線耦接至第三接腳導線總線，且第二接腳導線總線以Y形耦接于第二驅動導線總線與第三接腳導線總線之間的節點；以及第二終端器總線，其經由第二接地導線總線耦接至第二驅動導線總線。作為上述一種多驅動器交叉連接的內存測試裝置的優選方案，其中所述第一終端器總線鄰靠第一組輸入輸出驅動模塊總線，第二終端器總線鄰靠第二組輸入輸出驅動模塊總線。作為上述一種多驅動器交叉連接的內存測試裝置的優選方案，其中所述第四接腳導線總線與第一接腳導線總線為等長。作為上述一種多驅動器交叉連接的內存測試裝置的優選方案，其中所述第二接腳導線總線與第三接腳導線總線為等長。本專利技術還提供一種多驅動器交叉連接的內存測試裝置的測試方法，所述測試方法包含以下步驟I)在寫入模式中，由第一組輸入輸出驅動模塊總線輸入測試型樣信號(PAT),經由第一驅動導線總線與第一接腳導線總線輸入至第一測試區內，同時也經由第一驅動導線總線與Y形耦接的第四接腳導線總線輸入至第二測試區內；并且在寫入模式中，也由第二組輸入輸出驅動模塊總線輸入另一測試型樣信號，經由第二驅動導線總線與第三接腳導線總線輸入至第二測試區內，同時也經由第二驅動導線總線與Y形耦接的第二接腳導線總線輸入至第一測試區內；2)在第一分區讀取模式中，原由第一組輸入輸出驅動模塊總線輸入的測試型樣信號由第一測試區經由第一接腳導線總線與第一驅動導線總線輸出至第一組輸入輸出驅動模塊總線；并且在第一分區讀取模式中，原由第二組輸入輸出驅動模塊總線輸入的另一測試型樣信號經過耦接的第二接腳導線總線與第二驅動導線總線輸出至第二組輸入輸出驅動模塊總線；以及3)在第二分區讀取模式中，原由第二組輸入輸出驅動模塊總線輸入的另一測試型樣信號由第二測試區經由第三接腳導線總線與第二驅動導線總線輸出至第二組輸入輸出驅動模塊總線；并且在第二分區讀取模式中，原由第一組輸入輸出驅動模塊總線輸入的測試型樣信號經過耦接的第四接腳導線總線與第一驅動導線總線輸出至第一組輸入輸出驅動模塊總線。作為上述一種多驅動器交叉連接的內存測試裝置的測試方法的優選方案，其中所述第一終端器總線鄰靠第一組輸入輸出驅動模塊總線，第二終端器總線鄰靠第二組輸入輸出驅動模塊總線。作為上述一種多驅動器交叉連接的內存測試裝置的測試方法的優選方案，其中所述第四接腳導線總線與第一接腳導線總線為等長。作為上述一種多驅動器交叉連接的內存測試裝置的測試方法的優選方案，其中所述第二接腳導線總線與第三接腳導線總線為等長。本專利技術具有以下優點與功效I、可通過部分接腳導線總線分叉連接兩驅動器，以通用于不同輸入/輸出位(例如4位與8位)待測內存元件的測試，而不需要更換測試治具； 2、可通過部分接腳導線總線分叉連接兩驅動器，將測試型樣信號同步寫入多個待測內存元件再分區讀取，以使測試過程中不需要移除待測內存元件且不需要減少元件裝載數量。附圖說明圖I :根據本專利技術的一具體實施例繪示于讀/寫4位測試模式(4bits Test Mode)輸入/輸出接腳時的多驅動器交叉連接的內存測試裝置的電路示意圖；圖2 :根據本專利技術的一具體實施例繪示于寫入8位輸入/輸出接腳時(即8位同步輸入模式)的多驅動器交叉連接的內存測試裝置的電路示意圖；圖3 :根據本專利技術的一具體實施例繪示于讀取第一測試區內8位輸入/輸出接腳時(即8位輸出模式的第一次分區操作)的多驅動器交叉連接的內存測試裝置的電路示意圖；圖4 :根據本專利技術的一具體實施例繪示于讀取第二測試區內8位輸入/輸出接腳時(即8位輸出模式的第二次分區操作)的多驅動器交叉連接的內存測試裝置的電路示意圖。主要元件符號說明第一接腳導線總線-111 ;第二接腳導線總線-112 ;本文檔來自技高網...
【技術保護點】
一種多驅動器交叉連接的內存測試裝置，其特征在于，所述多驅動器交叉連接的內存測試裝置包含：第一接腳導線總線及第二接腳導線總線，其連接至第一測試區；第三接腳導線總線及第四接腳導線總線，其連接至第二測試區；第一組輸入輸出驅動模塊總線，其經由第一驅動導線總線耦接至第一接腳導線總線，且第四接腳導線總線以Y形耦接于第一驅動導線總線與第一接腳導線總線之間的節點；第一終端器總線，其經由第一接地導線總線耦接至第一驅動導線總線；第二組輸入輸出驅動模塊總線，其經由第二驅動導線總線耦接至第三接腳導線總線，且第二接腳導線總線以Y形耦接于第二驅動導線總線與第三接腳導線總線之間的節點；以及第二終端器總線，其經由第二接地導線總線耦接至第二驅動導線總線。
【技術特征摘要】
【專利技術屬性】
技術研發人員：葉志暉，
申請(專利權)人：力成科技股份有限公司，
類型：發明
國別省市：
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