集成電路系統(tǒng)和存儲(chǔ)系統(tǒng)技術(shù)方案

本發(fā)明專利技術(shù)涉及一種集成電路系統(tǒng)，包括：第一芯片，包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從集成電路系統(tǒng)外部的電路施加來的第一信號(hào)傳送至第二芯片，以及將從第二芯片傳送來的第二信號(hào)傳送至集成電路系統(tǒng)外部的電路；以及第二芯片，包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成產(chǎn)生與第一周期信號(hào)和第二周期信號(hào)的周期之差相對(duì)應(yīng)的碼的碼發(fā)生單元、以及被配置成通過使用根據(jù)碼而改變的延遲值來延遲第二信號(hào)的延遲單元。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)的示例性實(shí)施例涉及ー種集成電路系統(tǒng)。
技術(shù)介紹
在集成電路系統(tǒng)領(lǐng)域中，半導(dǎo)體裝置的封裝技術(shù)可以包括諸如小型化和高容量的特征。層疊式半導(dǎo)體封裝的各種技術(shù)可以在安裝效率和小型化及高容量方面提供令人滿意的結(jié)果。可以通過層疊單個(gè)半導(dǎo)體芯片且同時(shí)將層疊的半導(dǎo)體芯片封裝的方法以及層疊單個(gè)封裝好的半導(dǎo)體封裝的方法來制造層疊式半導(dǎo)體封裝。層疊式半導(dǎo)體封裝的半導(dǎo)體芯片經(jīng)由金屬線或穿通硅通孔(TSV)電連接。在使用金屬線的現(xiàn)有的層疊式半導(dǎo)體封裝中，由于電信號(hào)是經(jīng)由金屬線來交換，因此操作速度降低。另外，由于使用多個(gè)金屬線，因此層疊式半導(dǎo)體封裝的電特性變差。此夕卜，在現(xiàn)有的層疊式半導(dǎo)體封裝中，由于需要用于形成金屬線的額外區(qū)域，因此，層疊式半導(dǎo)體封裝的總體尺寸増大，且由于半導(dǎo)體芯片的引線鍵合需要間隙，因此層疊式半導(dǎo)體封裝的總體高度増加。一般而言，使用穿通硅通孔的層疊式半導(dǎo)體封裝包括:被定義成穿通半導(dǎo)體芯片的通孔孔洞、通過在通孔孔洞中填充導(dǎo)電物質(zhì)而形成的穿通硅通孔、以及通過TSV電連接的上半導(dǎo)體芯片和下半導(dǎo)體芯片。層疊式半導(dǎo)體封裝通常包括至少ー個(gè)主芯片和多個(gè)從芯片。主芯片是控制所述多個(gè)從芯片且與層疊式半導(dǎo)體封裝外部的電路連接的芯片，且從芯片是在主芯片的直接控制下或在主芯片所傳送的信號(hào)的控制下操作的芯片。此后，將以存儲(chǔ)系統(tǒng)為例來描述層疊式半導(dǎo)體封裝的操作。在存儲(chǔ)系統(tǒng)中，主芯片通常是位于層疊式半導(dǎo)體封裝中的最低位置處、被施加來自存儲(chǔ)控制器的命令、地址、數(shù)據(jù)信號(hào)等并且將它們傳送到從芯片的芯片。主芯片也可用作將從芯片的輸出數(shù)據(jù)傳送至存儲(chǔ)控制器的接ロ。多個(gè)從芯片使用主芯片所傳送的命令和地址儲(chǔ)存或輸出數(shù)據(jù)。在此實(shí)例中，所述多個(gè)從芯片的操作速度可能會(huì)根據(jù)處理?xiàng)l件或PVT(エ藝、電壓和溫度)條件而彼此不同。此處，將以讀取操作為例來說明所述多個(gè)從芯片的操作速度如何變得彼此不同。當(dāng)從內(nèi)存控制器施加讀取命令和地址時(shí)，主芯片將讀取命令和地址傳送至各個(gè)從芯片。每個(gè)從芯片將讀取命令與地址組合并且產(chǎn)生用于輸出數(shù)據(jù)的信號(hào)和用于確定何時(shí)向主芯片輸出數(shù)據(jù)的信號(hào)。用于確定何時(shí)向主芯片傳送所述輸出的數(shù)據(jù)的信號(hào)通常稱為選通信號(hào)。選通信號(hào)是通過從芯片中的不與時(shí)鐘同步的邏輯產(chǎn)生的。就此而言，用于產(chǎn)生選通信號(hào)的邏輯的延遲值根據(jù)制造從芯片所經(jīng)的處理或PVT條件而改變。因此，在各個(gè)從芯片中，選通信號(hào)何時(shí)被激活的時(shí)間變得彼此不同，且因此，各個(gè)從芯片的輸出數(shù)據(jù)何時(shí)加載在穿通硅通孔上且傳送至主芯片也變得彼此不同。更具體而言，在DRAM所定義的規(guī)范中的tAA (數(shù)據(jù)存取時(shí)間)方面發(fā)生歪斜(skew)。主芯片使用在主芯片中產(chǎn)生的時(shí)鐘或施加給主芯片的時(shí)鐘將從所述多個(gè)從芯片傳送來的數(shù)據(jù)傳送至存儲(chǔ)控制器。因此，如果向主芯片傳送各個(gè)從芯片的數(shù)據(jù)的時(shí)間變得彼此不同，則余量由于歪斜的發(fā)生而降低。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的實(shí)施例涉及ー種集成電路系統(tǒng)，所述集成電路系統(tǒng)包括多個(gè)芯片且能夠減小在具有不同操作速度的所述多個(gè)芯片之間的操作時(shí)序上的變化。根據(jù)本專利技術(shù)的一個(gè)實(shí)施例，ー種集成電路系統(tǒng)包括:第一芯片，包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從集成電路系統(tǒng)外部的電路施加的第一信號(hào)傳送至第二芯片以及將從第二芯片傳送來的第二信號(hào)傳送至集成電路系統(tǒng)外部的電路；以及第二芯片，包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成產(chǎn)生與第一周期信號(hào)和第二周期信號(hào)的周期之差相對(duì)應(yīng)的碼的碼發(fā)生單元、以及被配置成通過使用根據(jù)所述碼而改變的延遲值來延遲第二信號(hào)的延遲單元。根據(jù)本專利技術(shù)的另ー個(gè)實(shí)施例，ー種集成電路系統(tǒng)包括:第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從集成電路系統(tǒng)外部的電路施加來的第一信號(hào)傳送至第二芯片以及將從第二芯片傳送來的第二信號(hào)傳送至集成電路系統(tǒng)外部的電路；以及第ニ芯片，包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成產(chǎn)生與第一周期信號(hào)和第二周期信號(hào)的周期之差相對(duì)應(yīng)的碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼所定的時(shí)刻向第一芯片傳送第二信號(hào)的輸出控制単元。根據(jù)本專利技術(shù)的另ー個(gè)實(shí)施例，ー種存儲(chǔ)系統(tǒng)包括:主芯片，包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從存儲(chǔ)系統(tǒng)外部的電路施加來的命令、地址及數(shù)據(jù)傳送至從芯片以及將從所述從芯片傳送來的輸出數(shù)據(jù)傳送至存儲(chǔ)系統(tǒng)外部的電路；以及從芯片，包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成產(chǎn)生與第一周期信號(hào)和第二周期信號(hào)的周期之差相對(duì)應(yīng)的碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼確定的時(shí)刻向主芯片傳送輸出數(shù)據(jù)的數(shù)據(jù)輸出控制單元。根據(jù)本專利技術(shù)的另ー個(gè)實(shí)施例，ー種集成電路系統(tǒng)包括:第一芯片，包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從集成電路系統(tǒng)外部的電路施加來的第一信號(hào)傳送至第二芯片、以及將從第二芯片傳送來的第二信號(hào)傳送至集成電路系統(tǒng)外部的電路；以及第二芯片，包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成比較第一周期信號(hào)與第二周期信號(hào)的相位并產(chǎn)生碼的碼發(fā)生單元、以及被配置成通過使用根據(jù)所述碼而改變的延遲值來延遲第二信號(hào)的延遲單元。根據(jù)本專利技術(shù)的又一個(gè)實(shí)施例，ー種集成電路系統(tǒng)包括:第一芯片，包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從集成電路系統(tǒng)外部的電路施加來的第一信號(hào)傳送至第二芯片以及將從第二芯片傳送來的第二信號(hào)傳送至集成電路系統(tǒng)外部的電路；以及第ニ芯片，包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成比較第一周期信號(hào)與第二周期信號(hào)的相位并產(chǎn)生碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼確定的時(shí)刻向第一芯片傳送第二信號(hào)的輸出控制単元。根據(jù)本專利技術(shù)的再一個(gè)實(shí)施例，ー種存儲(chǔ)系統(tǒng)包括:主芯片，包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從存儲(chǔ)系統(tǒng)外部的電路施加來的命令、地址及數(shù)據(jù)傳送至從芯片以及將從所述從芯片傳送來的傳送數(shù)據(jù)傳送至存儲(chǔ)系統(tǒng)外部的電路；以及從芯片，包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成比較第一周期信號(hào)與第二周期信號(hào)的相位并產(chǎn)生碼的碼發(fā)生單元、以及被配置成在根據(jù)所述碼確定的時(shí)刻向主芯片傳送所述傳送數(shù)據(jù)的輸出控制單元。附圖說明圖1是根據(jù)本專利技術(shù)的一個(gè)實(shí)施例的集成電路系統(tǒng)的配置圖。圖2是圖1中所示的集成電路系統(tǒng)的第二芯片中所包括的碼發(fā)生単元的配置圖。圖3是根據(jù)本專利技術(shù)的另ー個(gè)實(shí)施例的集成電路系統(tǒng)的配置圖。圖4是根據(jù)本專利技術(shù)的另ー個(gè)實(shí)施例的集成電路系統(tǒng)的配置圖。圖5是根據(jù)本專利技術(shù)的另ー個(gè)實(shí)施例的集成電路系統(tǒng)的配置圖。具體實(shí)施例方式下文將參考附圖更詳細(xì)地描述本專利技術(shù)的示例性實(shí)施例。然而，本專利技術(shù)可以用不同的形式實(shí)施且不應(yīng)解釋為局限于本文中所述的實(shí)施例。確切地說，提供這些實(shí)施例是為了使本說明書清楚且完整，且將把本專利技術(shù)的范圍完全傳達(dá)給本領(lǐng)域技術(shù)人員。在本說明書中，相同的附圖標(biāo)記在本說明書的各個(gè)附圖和實(shí)施例中表示相同的部件。在以下說明中，雖然未在圖中示出，但芯片之間的信號(hào)傳送是經(jīng)由穿通硅通孔(TSV)來實(shí)施的，穿通硅通孔將芯片彼此連接。圖1是根據(jù)本專利技術(shù)的一個(gè)實(shí)施例的集成電路系統(tǒng)的配置圖。參考圖1，集成電路系統(tǒng)包括第一芯片110和第二芯片120。本專利技術(shù)的實(shí)施例可應(yīng)用于以下集成電路系統(tǒng):根據(jù)エ藝或PVT條件而具有不同操作速度的多個(gè)芯本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種集成電路系統(tǒng)，包括：第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號(hào)傳送至第二芯片以及將從所述第二芯片傳送來的第二信號(hào)傳送至所述集成電路系統(tǒng)外部的所述電路；以及所述第二芯片，所述第二芯片包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成產(chǎn)生與所述第一周期信號(hào)和所述第二周期信號(hào)的周期之差相對(duì)應(yīng)的碼的碼發(fā)生單元、以及被配置成通過使用根據(jù)所述碼而改變的延遲值來延遲所述第二信號(hào)的延遲單元。

【技術(shù)特征摘要】
2011.11.02 KR 10-2011-01136221.一種集成電路系統(tǒng)，包括: 第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號(hào)傳送至第二芯片以及將從所述第二芯片傳送來的第二信號(hào)傳送至所述集成電路系統(tǒng)外部的所述電路；以及 所述第二芯片，所述第二芯片包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成產(chǎn)生與所述第一周期信號(hào)和所述第二周期信號(hào)的周期之差相對(duì)應(yīng)的碼的碼發(fā)生単元、以及被配置成通過使用根據(jù)所述碼而改變的延遲值來延遲所述第二信號(hào)的延遲單J Li o2.按權(quán)利要求1所述的集成電路系統(tǒng)，其中，所述第一周期信號(hào)和所述第二周期信號(hào)的周期根據(jù)エ藝、電壓和溫度即PVT條件而改變。3.按權(quán)利要求1所述的集成電路系統(tǒng)，其中，所述碼發(fā)生単元被配置成對(duì)所述第一芯片中產(chǎn)生的參考時(shí)鐘進(jìn)行計(jì)數(shù)并且產(chǎn)生與所述第一周期信號(hào)和所述第二周期信號(hào)的周期之差相對(duì)應(yīng)的所述碼。4.按權(quán)利要求1所述的集成電路系統(tǒng)，其中，所述第一周期信號(hào)發(fā)生單元和所述第二周期信號(hào)發(fā)生單元包括由相同電路構(gòu)成的振蕩器。5.按權(quán)利要求1所述的集成電路系統(tǒng)，其中，所述延遲単元包括響應(yīng)于所述碼而被激活或去激活的多個(gè)單位延遲部。6.按權(quán)利要求5所述的集成電路系統(tǒng)，其中，所述多個(gè)単位延遲部在不與時(shí)鐘同步的情況下延遲信號(hào)。7.按權(quán)利要求3所述的集成電路系統(tǒng)，其中，所述碼發(fā)生単元包括: 第一初級(jí)碼發(fā)生部，所述第一初級(jí)碼發(fā)生部被配置成對(duì)所述參考時(shí)鐘計(jì)數(shù)并產(chǎn)生與所述第一周期信號(hào)的周期相對(duì)應(yīng)的第一初級(jí)碼； 第二初級(jí)碼發(fā)生部，所述第二初級(jí)碼發(fā)生部被配置成對(duì)所述參考時(shí)鐘計(jì)數(shù)并產(chǎn)生與所述第二周期信號(hào)的周期相對(duì)應(yīng)的第二初級(jí)碼；以及 結(jié)果計(jì)算部，所述結(jié)果計(jì)算部被配置成通過使用所述第一初級(jí)碼與所述第二初級(jí)碼的差來產(chǎn)生所述碼。8.一種集成電路系統(tǒng)，包括: 第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號(hào)傳送至第二芯片以及將從所述第二芯片傳送來的第二信號(hào)傳送至所述集成電路系統(tǒng)外部的所述電路；以及 所述第二芯片，所述第二芯片包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成產(chǎn)生與所述第一周期信號(hào)和所述第二周期信號(hào)的周期之差相對(duì)應(yīng)的碼的碼發(fā)生単元、以及被配置成在根據(jù)所述碼確定的時(shí)刻向所述第一芯片傳送所述第二信號(hào)的輸出控制單元。9.按權(quán)利要求8所述的集成電路系統(tǒng)，其中，所述第一周期信號(hào)和所述第二周期信號(hào)的周期根據(jù)エ藝、電壓和溫度即PVT條件而改變。10.按權(quán)利要求8所述的集成電路系統(tǒng)，其中，所述碼發(fā)生単元被配置成對(duì)在所述第一芯片中產(chǎn)生的參考時(shí)鐘計(jì)數(shù)并產(chǎn)生與所述第一周期信號(hào)和所述第二周期信號(hào)的周期之差相對(duì)應(yīng)的所述碼。11.按權(quán)利要求8所述的集成電路系統(tǒng)，其中，所述輸出控制單元包括: 選通部，所述選通部被配置成在選通信號(hào)被激活的時(shí)刻向所述第一芯片傳送所述第二信號(hào)；以及 延遲線，所述延遲線被配置成根據(jù)所述碼控制所述選通信號(hào)的延遲值。12.按權(quán)利要求11所述的集成電路系統(tǒng)，其中，所述延遲線包括響應(yīng)于所述碼而被激活或去激活的多個(gè)單位延遲部。13.按權(quán)利要求12所述的集成電路系統(tǒng)，其中，所述多個(gè)単位延遲部在不與時(shí)鐘同步的情形下延遲信號(hào)。14.一種存儲(chǔ)系統(tǒng)，包括: 主芯片，所述主芯片包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從所述存儲(chǔ)系統(tǒng)外部的電路施加來的命令、地址和數(shù)據(jù)傳送至從芯片以及將從所述從芯片傳送來的輸出數(shù)據(jù)傳送至所述存儲(chǔ)系統(tǒng)外部的所述電路；以及 所述從芯片，所述從芯片包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成產(chǎn)生與所述第一周期信號(hào)和所述第二周期信號(hào)的周期之差相對(duì)應(yīng)的碼的碼發(fā)生単元、以及被配置成在根據(jù)所述碼確定的時(shí)刻向所述主芯片傳送所述輸出數(shù)據(jù)的數(shù)據(jù)輸出控制單元。15.按權(quán)利要求14所述的存儲(chǔ)系統(tǒng)，其中，所述第一周期信號(hào)和所述第二周期信號(hào)的周期根據(jù)エ藝、電壓和溫度即PVT條件而改變。16.按權(quán)利要求14所述的存儲(chǔ)系統(tǒng)，其中，所述碼發(fā)生単元被配置成對(duì)在所述主芯片中產(chǎn)生的參考時(shí)鐘計(jì)數(shù)并產(chǎn) 生與所述第一周期信號(hào)和所述第二周期信號(hào)的周期之差相對(duì)應(yīng)的所述碼。17.按權(quán)利要求14所述的存儲(chǔ)系統(tǒng)，其中，所述數(shù)據(jù)輸出控制単元包括: 選通部，所述選通部被配置成在選通信號(hào)激活的時(shí)間向所述主芯片傳送所述輸出數(shù)據(jù)；以及 延遲線，所述延遲線被配置成根據(jù)所述碼控制所述選通信號(hào)的延遲值。18.按權(quán)利要求14所述的存儲(chǔ)系統(tǒng)，其中，經(jīng)由穿通所述主芯片和所述從芯片而形成的穿硅硅通孔來實(shí)施所述主芯片與所述從芯片之間的所述命令、所述地址、所述數(shù)據(jù)和所述輸出數(shù)據(jù)的傳送。19.一種集成電路系統(tǒng),包括: 第一芯片，所述第一芯片包括被配置成產(chǎn)生第一周期信號(hào)的第一周期信號(hào)發(fā)生單元，將從所述集成電路系統(tǒng)外部的電路施加來的第一信號(hào)傳送至第二芯片以及將從所述第二芯片傳送來的第二信號(hào)傳送至所述集成電路系統(tǒng)外部的所述電路；以及 所述第二芯片，所述第二芯片包括被配置成產(chǎn)生第二周期信號(hào)的第二周期信號(hào)發(fā)生單元、被配置成比較所述第一周期信號(hào)與所述第二周期信號(hào)的相位且產(chǎn)生碼的碼發(fā)生單元、以及被配...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：邊相鎮(zhèn)，
申請(qǐng)(專利權(quán))人：海力士半導(dǎo)體有限公司，
類型：發(fā)明
國(guó)別省市：