半導體裝置及其數(shù)據(jù)傳輸方法制造方法及圖紙

本發(fā)明專利技術提供一種半導體裝置及其數(shù)據(jù)傳輸方法。所述半導體裝置包括正常數(shù)據(jù)線、輔助數(shù)據(jù)線和數(shù)據(jù)線選擇單元。正常數(shù)據(jù)線與數(shù)據(jù)線選擇單元連接。輔助數(shù)據(jù)線與數(shù)據(jù)線選擇單元連接。數(shù)據(jù)線選擇單元被配置為響應于命令信號而將數(shù)據(jù)輸出至正常數(shù)據(jù)線和輔助數(shù)據(jù)線之一。

【技術實現(xiàn)步驟摘要】
半導體裝置及其數(shù)據(jù)傳輸方法相關申請的交叉引用本申請要求2011年8月26日向韓國知識產(chǎn)權局提交的韓國專利申請No.10-2011-0085677的優(yōu)先權，其全部內(nèi)容通過引用合并于此。
本專利技術涉及一種半導體裝置，更具體而言涉及一種3D(三維)半導體裝置及其數(shù)據(jù)傳輸方法。
技術介紹
為了改善半導體裝置的集成度，已開發(fā)出3D(三維)半導體裝置。3D半導體裝置通常包括被層疊并封裝的多個芯片以增加集成度。在3D半導體裝置中，因為垂直層疊兩個或更多個芯片，故可以在相同的面積內(nèi)實現(xiàn)最大的集成度。可以用各種方法來實現(xiàn)3D半導體裝置。在其中一種方法中，可以層疊具有相同結構的多個芯片，然后利用諸如金屬線的導線將所述多個芯片彼此連接，使得所述多個芯片如同一個半導體裝置操作。近年來，本領域已公開一種TSV(穿通硅通孔，through-siliconvia)式半導體裝置，其中，穿通硅通孔被形成為貫穿多個層疊的芯片，使得所有芯片彼此電連接。在TSV式半導體裝置中，因為穿通硅通孔垂直地貫穿各個芯片以將各個芯片彼此電連接，所以相比于經(jīng)由外圍引線將各個芯片彼此連接的半導體裝置而言，可以有效地減小封裝的面積。構成3D半導體裝置的多個芯片通常通過分成多個物理存儲列(physicalrank)或邏輯存儲列(logicalrank)來進行操作。也就是說，進行配置使得響應于芯片選擇命令或地址而選中的存儲列來執(zhí)行數(shù)據(jù)讀取或?qū)懭氩僮鳌Ｋ龆鄠€存儲列每個都共享數(shù)據(jù)輸入/輸出線和數(shù)據(jù)焊盤。數(shù)據(jù)輸入/輸出線經(jīng)由貫穿所述多個芯片的穿通硅通孔而彼此連接，并經(jīng)由與設置在主芯片中的共享數(shù)據(jù)焊盤連接的共享通道而與外部控制器通信。在典型的半導體裝置中，因為數(shù)據(jù)輸入線和數(shù)據(jù)輸出線是共同使用的，所以利用預定時間間隔來執(zhí)行讀取和寫入操作以避免沖突。在上述3D半導體裝置的情況中，因為物理存儲列或邏輯存儲列可以獨立執(zhí)行讀取和寫入操作，所以可以利用在讀取或?qū)懭氩僮髦皝肀还潭ǖ念A定時間間隔來執(zhí)行讀取和寫入操作。由于針對同一個存儲列的連續(xù)讀取和寫入操作是以預定時間間隔來執(zhí)行的，所以不會產(chǎn)生問題。然而，當在對第二存儲列執(zhí)行讀取或?qū)懭氩僮髦罅⒓磳Φ谝淮鎯α袌?zhí)行讀取或?qū)懭氩僮鲿r，則有可能發(fā)生數(shù)據(jù)沖突。特別是，在對第一存儲列執(zhí)行寫入操作之后立即對第二存儲列執(zhí)行讀取操作的情況下，數(shù)據(jù)沖突的機率增加。
技術實現(xiàn)思路
本文說明一種具有輔助數(shù)據(jù)線并且可以在連續(xù)的寫入和讀取操作中防止數(shù)據(jù)沖突的半導體裝置及其數(shù)據(jù)傳輸方法。在本專利技術的一個實施例中，提供了一種半導體裝置，所述半導體裝置包括：正常數(shù)據(jù)線，所述正常數(shù)據(jù)線與數(shù)據(jù)線選擇單元連接；輔助數(shù)據(jù)線，所述輔助數(shù)據(jù)線與所述數(shù)據(jù)線選擇單元連接；以及所述數(shù)據(jù)線選擇單元，所述數(shù)據(jù)線選擇單元被配置為響應于命令信號而將數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。在本專利技術的另一個實施例中，提供了一種包括相互層疊的多個芯片的半導體存儲裝置包括：正常數(shù)據(jù)線，所述正常數(shù)據(jù)線由所述多個芯片共享以用于傳送數(shù)據(jù)；輔助數(shù)據(jù)線，所述輔助數(shù)據(jù)線由所述多個芯片共享以用于傳送數(shù)據(jù)；以及數(shù)據(jù)線選擇單元，所述數(shù)據(jù)線選擇單元被設置在各個芯片中，且被配置為響應于命令信號而將數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。在本專利技術的另一個實施例中，提供了一種半導體裝置的數(shù)據(jù)傳輸方法，所述半導體裝置包括共享正常數(shù)據(jù)線和輔助數(shù)據(jù)線的第一芯片和第二芯片，所述方法包括以下步驟：響應于第一芯片的寫入命令而經(jīng)由所述正常數(shù)據(jù)線將寫入數(shù)據(jù)傳送至所述第一芯片；判斷所述第二芯片的讀取命令是否是在所述第一芯片的寫入命令輸入后在預定時間內(nèi)輸入的；以及根據(jù)判斷結果而將讀取數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。在本專利技術的另一個實施例中，一種半導體裝置的數(shù)據(jù)傳輸方法，所述半導體裝置包括多個芯片，所述多個芯片通過被分成多個存儲列來進行操作，所述多個存儲列至少包括第一存儲列和第二存儲列，并且所述多個芯片共享正常數(shù)據(jù)線和輔助數(shù)據(jù)線，所述方法包括以下步驟：響應于一個存儲列的寫入命令而經(jīng)由所述正常數(shù)據(jù)線將寫入數(shù)據(jù)傳送至所述一個存儲列；判斷所述另一個存儲列的讀取命令是否是在所述一個存儲列的寫入命令輸入后在預定時間內(nèi)輸入；以及根據(jù)判斷結果將所述另一個存儲列的讀取數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。附圖說明結合附圖對本專利技術的特征、方面和實施例進行描述，其中：圖1是根據(jù)本專利技術的一個實施例的半導體裝置的配置的示意性圖示；圖2是示出圖1所示的數(shù)據(jù)線選擇單元的一個示例性實施例的配置的框圖；圖3是圖2所示的控制信號發(fā)生部的一個示例性實施例的配置的圖示；圖4A和4B是解釋根據(jù)本專利技術的一個實施例的半導體裝置的操作的時序圖；以及圖5是將構成半導體裝置的多個芯片分成存儲列的方法的圖示。具體實施方式以下將參照附圖通過示例性實施例說明根據(jù)本專利技術的實施例的半導體裝置和數(shù)據(jù)傳輸方法。圖1是根據(jù)本專利技術的一個實施例的半導體裝置1的配置的示意性圖示。雖然圖1中示范出層疊三個芯片，但應注意，層疊的芯片的數(shù)目并無具體限制。在半導體裝置1中，示范出位于最下方的芯片對應于主芯片MASTER，而層疊在主芯片MASTER上的芯片對應于從芯片SLAVE1和SLAVE2。其中主芯片MASTER與從芯片SLAVE1和SLAVE2的作用有所區(qū)分的半導體裝置1可以經(jīng)由主芯片MASTER與外部控制器通信。因此，層疊的芯片MASTER、SLAVE1和SLAVE2被構造成共享數(shù)據(jù)線和數(shù)據(jù)焊盤。在圖1中，從芯片SLAVE1和SLAVE2包括存儲體21和31、輸入/輸出驅(qū)動單元22和32、以及數(shù)據(jù)線選擇單元23和33。雖然與從芯片SLAVE1和SLAVE2類似地將主芯片MASTER示范成包括存儲體11、輸入/輸出驅(qū)動單元12、以及數(shù)據(jù)線選擇單元13，但主芯片MASTER可以視應用而定而包括其它的構成元件。存儲體11、21和31包括儲存數(shù)據(jù)的多個存儲器單元陣列。輸入/輸出驅(qū)動單元12、22和32將經(jīng)由各個芯片MASTER、SLAVE1和SLAVE2的數(shù)據(jù)線GIO_M、GIO_S1和GIO_S2傳送來的數(shù)據(jù)儲存到存儲體11、21和31中。輸入/輸出驅(qū)動單元12、22和32還可以將儲存在存儲體11、21和31中的數(shù)據(jù)輸出至數(shù)據(jù)線GIO_M、GIO_S1和GIO_S2。在圖1中，各個芯片MASTER、SLAVE1和SLAVE2的數(shù)據(jù)線GIO_M、GIO_S1和GIO_S2與正常數(shù)據(jù)線CGIO和輔助數(shù)據(jù)線SGIO共同連接。正常數(shù)據(jù)線CGIO與各個芯片MASTER、SLAVE1和SLAVE2的數(shù)據(jù)線GIO_M、GIO_S1和GIO_S2共同連接，并且可以將各個芯片MASTER、SLAVE1和SLAVE2所輸出的數(shù)據(jù)傳送至數(shù)據(jù)焊盤15。正常數(shù)據(jù)線CGIO還可以將經(jīng)由數(shù)據(jù)焊盤15輸入的數(shù)據(jù)傳送至各個芯片MASTER、SLAVE1和SLAVE2。輔助數(shù)據(jù)線SGIO也可以包括與正常數(shù)據(jù)線CGIO相同數(shù)目的線。類似于正常數(shù)據(jù)線CGIO，輔助數(shù)據(jù)線SGIO與各個芯片MASTER、SLAVE1和SLAVE2的數(shù)據(jù)線GIO_M、GIO_S1和GIO_S2共同連接。因為正常數(shù)據(jù)線CGIO和輔助數(shù)據(jù)線SGIO與各個芯片MASTER、SLAVE1和SLAVE2的數(shù)據(jù)線GIO_M、GIO_S1和GIO_S2共同連本文檔來自技高網(wǎng)...

【技術保護點】
一種半導體裝置，包括：正常數(shù)據(jù)線，所述正常數(shù)據(jù)線與數(shù)據(jù)線選擇單元連接；輔助數(shù)據(jù)線，所述輔助數(shù)據(jù)線與所述數(shù)據(jù)線選擇單元連接；以及所述數(shù)據(jù)線選擇單元，所述數(shù)據(jù)線選擇單元被配置為響應于命令信號而將數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。

【技術特征摘要】
2011.08.26 KR 10-2011-00856771.一種半導體裝置，包括：正常數(shù)據(jù)線，所述正常數(shù)據(jù)線與數(shù)據(jù)線選擇單元連接；輔助數(shù)據(jù)線，所述輔助數(shù)據(jù)線與所述數(shù)據(jù)線選擇單元連接；以及所述數(shù)據(jù)線選擇單元，所述數(shù)據(jù)線選擇單元被配置為響應于命令信號而將數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一，其中，所述命令信號包括寫入命令和讀取命令，并且其中，當所述讀取命令是在所述寫入命令輸入后在預定時間內(nèi)輸入時，所述數(shù)據(jù)線選擇單元將數(shù)據(jù)輸出至所述輔助數(shù)據(jù)線。2.如權利要求1所述的半導體裝置，其中，所述數(shù)據(jù)線選擇單元包括：控制信號發(fā)生部，所述控制信號發(fā)生部被配置為響應于所述寫入命令、所述讀取命令、以及操作信息信號而產(chǎn)生路徑選擇信號；以及路徑選擇部，所述路徑選擇部被配置為響應于所述路徑選擇信號而將數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。3.如權利要求2所述的半導體裝置，其中，所述操作信息信號包括所述預定時間，所述讀取命令能夠在所述寫入命令輸入后在所述預定時間之后輸入。4.一種包括相互層疊的多個芯片的半導體裝置，包括：正常數(shù)據(jù)線，所述正常數(shù)據(jù)線由所述多個芯片共享以用于傳送數(shù)據(jù)；輔助數(shù)據(jù)線，所述輔助數(shù)據(jù)線由所述多個芯片共享以用于傳送數(shù)據(jù)；以及數(shù)據(jù)線選擇單元，所述數(shù)據(jù)線選擇單元被設置在各個芯片中，且被配置為響應于命令信號而將數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一，其中，所述命令信號包括寫入命令和讀取命令，并且其中，所述數(shù)據(jù)線選擇單元被配置為，當所述讀取命令是在所述寫入命令輸入至第二芯片之后在預定時間以內(nèi)輸入至第一芯片時，將所述第一芯片的數(shù)據(jù)輸出至所述輔助數(shù)據(jù)線。5.如權利要求4所述的半導體裝置，其中，所述數(shù)據(jù)線選擇單元每個都包括：控制信號發(fā)生部，所述控制信號發(fā)生部被配置為響應于所述寫入命令、所述讀取命令、以及操作信息信號而產(chǎn)生路徑選擇信號；以及路徑選擇部，所述路徑選擇部被配置為響應于所述路徑選擇信號而將所述第一芯片的數(shù)據(jù)輸出至所述正常數(shù)據(jù)線和所述輔助數(shù)據(jù)線之一。6.如權利要求5所述的半導體裝置，其中，所述操作信息信號包括所述預定時間，所述讀取命令能夠在所述寫入命令輸入至所述第二芯片后在所述預定時間之后輸入至所述第二芯片。7.如權利要求4所述的半導體裝置，其中，所述多個芯片通過被分成多個存儲列來進行操作，并且其中，所述數(shù)據(jù)線選擇單元被配置為，當所述讀取命令是在所述寫入命令輸入至第二存儲列之后在預定時間以內(nèi)輸入至第一存儲列時，將所述第一存儲列的數(shù)據(jù)輸出至所述輔助數(shù)據(jù)線。8.如權利要求7所述...

【專利技術屬性】
技術研發(fā)人員：邊相鎮(zhèn)，
申請(專利權)人：海力士半導體有限公司，
類型：發(fā)明
國別省市：