地址譯碼方法及使用該方法的半導(dǎo)體存儲(chǔ)器件技術(shù)

本發(fā)明專利技術(shù)提供了地址譯碼方法及使用該方法的半導(dǎo)體存儲(chǔ)器件。所述半導(dǎo)體存儲(chǔ)器件，包括：選通時(shí)鐘發(fā)生器，所述選通時(shí)鐘發(fā)生器被配置為響應(yīng)于讀取信號(hào)或?qū)懭胄盘?hào)而產(chǎn)生選通時(shí)鐘信號(hào)，所述選通時(shí)鐘信號(hào)具有根據(jù)被選擇性使能的多個(gè)測試模式信號(hào)而受控的延遲時(shí)間；內(nèi)部地址發(fā)生器，所述內(nèi)部地址發(fā)生器被配置為響應(yīng)于所述選通時(shí)鐘信號(hào)的第一電平來鎖存地址，并通過響應(yīng)于所述選通時(shí)鐘信號(hào)的第二電平將所述地址譯碼米產(chǎn)生內(nèi)部地址；以及輸出使能信號(hào)發(fā)生器，所述輸出使能信號(hào)發(fā)生器被配置為將所述內(nèi)部地址譯碼并產(chǎn)生被選擇性使能的輸出使能信號(hào)。

【技術(shù)實(shí)現(xiàn)步驟摘要】
地址譯碼方法及使用該方法的半導(dǎo)體存儲(chǔ)器件相關(guān)申請(qǐng)的交叉引用本申請(qǐng)要求2011年11月8日向韓國知識(shí)產(chǎn)權(quán)局提交的韓國專利申請(qǐng)No.10-2011-0116135的優(yōu)先權(quán)，其全部內(nèi)容通過引用合并于此。
技術(shù)介紹
半導(dǎo)體存儲(chǔ)器件根據(jù)操作模式來儲(chǔ)存數(shù)據(jù)或輸出儲(chǔ)存的數(shù)據(jù)。例如，當(dāng)諸如中央處理單元(CPU)的外部設(shè)備請(qǐng)求數(shù)據(jù)時(shí)，半導(dǎo)體存儲(chǔ)器件執(zhí)行讀取操作或者執(zhí)行寫入操作，所述讀取操作為輸出與上述請(qǐng)求數(shù)據(jù)的外部設(shè)備所輸入的地址相對(duì)應(yīng)的數(shù)據(jù)，所述寫入操作為將外部設(shè)備所提供的數(shù)據(jù)儲(chǔ)存到對(duì)應(yīng)于上述地址的位置。利用地址路徑來執(zhí)行讀取操作和寫入操作。地址路徑包括行地址路徑和列地址路徑，在通過行地址選中字線之后由感測放大器在所述行地址路徑感測并放大儲(chǔ)存在存儲(chǔ)器單元中的數(shù)據(jù)，在所述列地址路徑通過列地址來選中多個(gè)輸出使能信號(hào)Yi<n>中的一個(gè)。與列地址路徑有關(guān)的操作(下文中，稱作“列操作”)由包括列譯碼器的列路徑電路來控制。列路徑電路用于將列地址譯碼、選擇性地將輸出使能信號(hào)Yi<n>中的一個(gè)使能、并將加載到被使能的輸出使能信號(hào)Yi<n>所選中的位線上的數(shù)據(jù)傳送到輸入/輸出線。并且，列操作利用用于選通地址的選通時(shí)鐘信號(hào)CSTR來產(chǎn)生輸出使能信號(hào)Yi<n>。半導(dǎo)體存儲(chǔ)器件包括多個(gè)控制電路、以及用于讀取或?qū)懭霐?shù)據(jù)的數(shù)據(jù)傳輸線，在列操作期間選通時(shí)鐘信號(hào)CSTR的輸入時(shí)間點(diǎn)可以根據(jù)由控制電路和數(shù)據(jù)傳輸線所導(dǎo)致的負(fù)載變化、以及PVT(工藝電壓溫度)變化而變化?，F(xiàn)在，將描述在已知的列操作期間將地址譯碼以將輸出使能信號(hào)使能的操作。根據(jù)PVT變化，所述操作可以分為FAST情況和SLOW情況，在所述FAST情況中選通時(shí)鐘信號(hào)CSTR的輸入早，在SLOW情況中選通時(shí)鐘信號(hào)CSTR的輸入晚。圖1是在已知的列操作期間通過根據(jù)選通時(shí)鐘信號(hào)將地址譯碼而產(chǎn)生的輸出使能信號(hào)的時(shí)序圖。首先，當(dāng)選通時(shí)鐘信號(hào)CSTR的輸入時(shí)間點(diǎn)處于FAST情況時(shí)，根據(jù)地址ADD<1:5>的第一組合所產(chǎn)生的內(nèi)部地址IADD1<1:4>和IADD2<1:8>被譯碼，以在選通時(shí)鐘信號(hào)CSTR被使能的時(shí)段A將輸出使能信號(hào)Yi<n>使能。然而，由于選通時(shí)鐘信號(hào)CSTR在比內(nèi)部地址IADD1<1:4>和IADD2<1:8>的建立時(shí)間更早的時(shí)間點(diǎn)被輸入，因此輸出使能信號(hào)Yi<n>的脈沖寬度小。因此，在半導(dǎo)體存儲(chǔ)器件的讀取和寫入操作中可能產(chǎn)生錯(cuò)誤。其次，當(dāng)選通時(shí)鐘信號(hào)CSTR的輸入時(shí)間點(diǎn)處于SLOW情況時(shí)，根據(jù)地址ADD<1:5>的第一組合所產(chǎn)生的內(nèi)部地址IADD1<1:4>和IADD2<1:8>被譯碼，以在選通時(shí)鐘信號(hào)CSTR被使能的時(shí)段B將輸出使能信號(hào)Yi<n>使能。然而，由于選通時(shí)鐘信號(hào)CSTR的輸入被延遲，根據(jù)地址ADD<1:5>的第二組合所產(chǎn)生的內(nèi)部地址IADD1<1:4>和IADD2<1:8>的輸入時(shí)間點(diǎn)與選通時(shí)鐘信號(hào)CSTR的使能時(shí)段重疊。在此情況下，由于根據(jù)地址ADD<1:5>的第一組合而被使能的輸出使能信號(hào)Yi<n>以及根據(jù)地址ADD<1:5>的第二組合而被使能的輸出使能信號(hào)Yi<n+1>被使能，因此在半導(dǎo)體存儲(chǔ)器件的讀取和寫入操作中可能產(chǎn)生錯(cuò)誤。
技術(shù)實(shí)現(xiàn)思路
本專利技術(shù)的實(shí)施例涉及一種半導(dǎo)體存儲(chǔ)器件，其能夠?qū)⑦x通時(shí)鐘信號(hào)的輸入時(shí)間點(diǎn)延遲到地址的建立時(shí)間之后，并與選通時(shí)鐘信號(hào)的上升沿同步地產(chǎn)生輸出使能信號(hào)，由此基本上防止在半導(dǎo)體存儲(chǔ)器件的讀取和寫入操作期間出現(xiàn)故障。在一個(gè)實(shí)施例中，一種半導(dǎo)體存儲(chǔ)器件包括：選通時(shí)鐘發(fā)生器，所述選通時(shí)鐘發(fā)生器被配置為響應(yīng)于讀取信號(hào)或?qū)懭胄盘?hào)而產(chǎn)生選通時(shí)鐘信號(hào)，所述選通時(shí)鐘信號(hào)具有根據(jù)被選擇性使能的第一至第三測試模式信號(hào)而受控的延遲量；內(nèi)部地址發(fā)生器，所述內(nèi)部地址發(fā)生器被配置為響應(yīng)于選通時(shí)鐘信號(hào)的第一電平來鎖存地址，并通過響應(yīng)于選通時(shí)鐘信號(hào)的第二電平將地址譯碼來產(chǎn)生內(nèi)部地址；以及輸出使能信號(hào)發(fā)生器，所述輸出使能信號(hào)發(fā)生器被配置為將內(nèi)部地址譯碼并產(chǎn)生被選擇性使能的輸出使能信號(hào)。在另一個(gè)實(shí)施例中，一種地址譯碼方法包括以下步驟：響應(yīng)于讀取信號(hào)或?qū)懭胄盘?hào)而產(chǎn)生選通時(shí)鐘信號(hào)，所述選通時(shí)鐘信號(hào)具有根據(jù)選擇性使能的第一至第三測試模式信號(hào)而受控的延遲量；響應(yīng)于選通時(shí)鐘信號(hào)的第一電平來鎖存地址；響應(yīng)于選通信號(hào)的第二電平而將地址譯碼，并產(chǎn)生被選擇性使能的輸出使能信號(hào)。附圖說明從以下結(jié)合附圖對(duì)本專利技術(shù)的詳細(xì)描述可以更清楚地理解本專利技術(shù)以上及其它方面、特征和其它優(yōu)點(diǎn)，在附圖中：圖1是在已知的列操作期間通過根據(jù)選通時(shí)鐘信號(hào)將地址譯碼所產(chǎn)生的輸出使能信號(hào)的時(shí)序圖；圖2是說明根據(jù)本專利技術(shù)的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的配置的框圖；圖3是圖2的半導(dǎo)體存儲(chǔ)器件中所包括的選通時(shí)鐘發(fā)生器的電路圖；圖4是圖2的半導(dǎo)體存儲(chǔ)器件中所包括的第一內(nèi)部地址發(fā)生單元的電路圖；圖5是圖2的半導(dǎo)體存儲(chǔ)器件中所包括的第二內(nèi)部地址發(fā)生單元的電路圖；圖6是說明圖2的半導(dǎo)體存儲(chǔ)器件中所包括的第二內(nèi)部地址發(fā)生單元的一個(gè)實(shí)例的電路圖；以及圖7是根據(jù)本專利技術(shù)的一個(gè)實(shí)施例的在列操作期間通過根據(jù)選通時(shí)鐘信號(hào)將地址譯碼所產(chǎn)生的輸出使能信號(hào)的時(shí)序圖。具體實(shí)施方式在下文，將參照附圖描述本專利技術(shù)的實(shí)施例。然而，實(shí)施例僅出于說明的目的，并不意圖限制本專利技術(shù)的范圍。圖2是說明根據(jù)本專利技術(shù)的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)器件的配置的框圖。參見圖2，半導(dǎo)體存儲(chǔ)器件包括選通時(shí)鐘發(fā)生器10、內(nèi)部地址發(fā)生器20和輸出使能信號(hào)發(fā)生器30。選通時(shí)鐘發(fā)生器10被配置為響應(yīng)于讀取信號(hào)RD或?qū)懭胄盘?hào)WT而產(chǎn)生選通時(shí)鐘信號(hào)CSTRN，所述選通時(shí)鐘信號(hào)CSTRN具有根據(jù)選擇性使能的多個(gè)測試模式信號(hào)、例如第一至第三測試模式信號(hào)TM<1:3>而受控的延遲量。內(nèi)部地址發(fā)生器20被配置為響應(yīng)于選通時(shí)鐘信號(hào)CSTRN的第一電平而鎖存地址ADD<1:5>，并響應(yīng)于選通時(shí)鐘信號(hào)CSTRN的第二電平而對(duì)地址ADD<1:5>進(jìn)行譯碼以產(chǎn)生第一內(nèi)部地址IADD1<1:4>和第二內(nèi)部地址IADD2<1:8>。輸出使能信號(hào)發(fā)生器30被配置為將第一內(nèi)部地址IADD1<1:4>和第二內(nèi)部地址IADD2<1:8>譯碼并且產(chǎn)生被選擇性使能的輸出使能信號(hào)Yi<1:32>。以下將參照?qǐng)D3更加詳細(xì)地描述選通時(shí)鐘發(fā)生器10的配置。參見圖3，選通時(shí)鐘發(fā)生器10包括延遲信號(hào)發(fā)生單元11和選通時(shí)鐘輸出單元12。延遲信號(hào)發(fā)生單元11被配置為將讀取信號(hào)RD或?qū)懭胄盘?hào)WT緩沖，并產(chǎn)生多個(gè)延遲信號(hào)例如第一至第三延遲信號(hào)Delay<1:3>。選通時(shí)鐘輸出單元12被配置為響應(yīng)于多個(gè)測試模式信號(hào)例如第一至第三測試模式信號(hào)TM<1:3>來將多個(gè)延遲信號(hào)例如第一至第三延遲信號(hào)Delay<1:3>中的一個(gè)或更多個(gè)緩沖，并將緩沖的信號(hào)輸出作為選通時(shí)鐘信號(hào)CSTRN。延遲信號(hào)發(fā)生單元11包括第一延遲信號(hào)發(fā)生部110、第二延遲信號(hào)發(fā)生部111和第三延遲信號(hào)發(fā)生部112本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種半導(dǎo)體存儲(chǔ)器件，包括：選通時(shí)鐘發(fā)生器，所述選通時(shí)鐘發(fā)生器被配置為響應(yīng)于讀取信號(hào)或?qū)懭胄盘?hào)而產(chǎn)生選通時(shí)鐘信號(hào)，所述選通時(shí)鐘信號(hào)具有根據(jù)被選擇性使能的多個(gè)測試模式信號(hào)而受控的延遲時(shí)間；內(nèi)部地址發(fā)生器，所述內(nèi)部地址發(fā)生器被配置為響應(yīng)于所述選通時(shí)鐘信號(hào)的第一電平來鎖存地址，并通過響應(yīng)于所述選通時(shí)鐘信號(hào)的第二電平將所述地址譯碼來產(chǎn)生內(nèi)部地址；以及輸出使能信號(hào)發(fā)生器，所述輸出使能信號(hào)發(fā)生器被配置為將所述內(nèi)部地址譯碼并產(chǎn)生被選擇性使能的輸出使能信號(hào)。

【技術(shù)特征摘要】
2011.11.08 KR 10-2011-01161351.一種半導(dǎo)體存儲(chǔ)器件，包括：選通時(shí)鐘發(fā)生器，所述選通時(shí)鐘發(fā)生器被配置為響應(yīng)于讀取信號(hào)或?qū)懭胄盘?hào)而產(chǎn)生選通時(shí)鐘信號(hào)，所述選通時(shí)鐘信號(hào)具有根據(jù)被選擇性使能的多個(gè)測試模式信號(hào)而受控的延遲時(shí)間；內(nèi)部地址發(fā)生器，所述內(nèi)部地址發(fā)生器被配置為響應(yīng)于所述選通時(shí)鐘信號(hào)的第一電平來鎖存地址，并通過響應(yīng)于所述選通時(shí)鐘信號(hào)的第二電平將所述地址譯碼來產(chǎn)生內(nèi)部地址；以及輸出使能信號(hào)發(fā)生器，所述輸出使能信號(hào)發(fā)生器被配置為將所述內(nèi)部地址譯碼并產(chǎn)生被選擇性使能的輸出使能信號(hào)。2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，所述讀取信號(hào)在所述半導(dǎo)體存儲(chǔ)器件執(zhí)行讀取操作時(shí)被使能，所述寫入信號(hào)在所述半導(dǎo)體存儲(chǔ)器件執(zhí)行寫入操作時(shí)被使能。3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，所述多個(gè)測試模式信號(hào)在測試模式下被選擇性使能，或根據(jù)熔絲是否切斷被選擇性使能。4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，所述選通時(shí)鐘發(fā)生器包括：延遲信號(hào)發(fā)生單元，所述延遲信號(hào)發(fā)生單元被配置為將所述讀取信號(hào)或?qū)懭胄盘?hào)緩沖，并產(chǎn)生多個(gè)延遲信號(hào)；以及選通時(shí)鐘輸出單元，所述選通時(shí)鐘輸出單元被配置為響應(yīng)于所述多個(gè)測試模式信號(hào)而緩沖所述多個(gè)延遲信號(hào)中的一個(gè)或多個(gè)并將緩沖的信號(hào)輸出作為所述選通時(shí)鐘信號(hào)。5.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中，如果所述多個(gè)延遲信號(hào)包括第一延遲信號(hào)、第二延遲信號(hào)和第三延遲信號(hào)，則所述第三延遲信號(hào)比所述第二延遲信號(hào)具有更大的延遲時(shí)間，所述第二延遲信號(hào)比所述第一延遲信號(hào)具有更大的延遲時(shí)間。6.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器件，其中，所述延遲信號(hào)發(fā)生單元包括：第一延遲信號(hào)發(fā)生部，所述第一延遲信號(hào)發(fā)生部被配置為將所述讀取信號(hào)或所述寫入信號(hào)延遲預(yù)定時(shí)段并產(chǎn)生第一延遲信號(hào)；第二延遲信號(hào)發(fā)生部，所述第二延遲信號(hào)發(fā)生部被配置為將所述第一延遲信號(hào)延遲預(yù)定時(shí)段并產(chǎn)生第二延遲信號(hào)；以及第三延遲信號(hào)發(fā)生部，所述第三延遲信號(hào)發(fā)生部被配置為將所述第二延遲信號(hào)延遲預(yù)定時(shí)段并產(chǎn)生第三延遲信號(hào)。7.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，所述內(nèi)部地址發(fā)生器包括：第一內(nèi)部地址發(fā)生單元，所述第一內(nèi)部地址發(fā)生單元被配置為將第一地址和第二地址譯碼并產(chǎn)生第一內(nèi)部地址；以及第二內(nèi)部地址發(fā)生單元，所述第二內(nèi)部地址發(fā)生單元被配置為將第三地址至第五地址譯碼并產(chǎn)生第二內(nèi)部地址。8.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器件，其中，所述第一內(nèi)部地址發(fā)生單元包括：第一輸入譯碼器，所述第一輸入譯碼器被配置為將所述第一地址和所述第二地...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：秋新鎬，
申請(qǐng)(專利權(quán))人：海力士半導(dǎo)體有限公司，
類型：發(fā)明
國別省市：