結(jié)構(gòu)和制造其的方法涉及深耗盡溝道（DDC）設(shè)計，允許基于CMOS的器件具有比傳統(tǒng)體CMOS減小的σVT，并可以允許精確得多地設(shè)置溝道區(qū)中具有摻雜劑的FET的閾值電壓VT。表示獨特的凹槽的創(chuàng)新?lián)诫s劑剖面實現(xiàn)了在精確范圍內(nèi)的VT設(shè)定的調(diào)整。通過適當(dāng)選擇金屬可以擴展這個VT設(shè)置范圍，以便在管芯上適應(yīng)極寬范圍的VT設(shè)置。DDC設(shè)計相比于傳統(tǒng)體CMOS晶體管還可以具有強體效應(yīng)，這可以允許DDC晶體管中有意義的功耗的動態(tài)控制。結(jié)果是能夠獨立控制VT（以低σVT）和VDD，以使得可以獨立于給定器件的VT來調(diào)節(jié)體偏置。
【技術(shù)實現(xiàn)步驟摘要】
【國外來華專利技術(shù)】
本申請總體上涉及半導(dǎo)體器件和與其相關(guān)的制造工藝，更具體地，涉及一種具有閾值電壓設(shè)置凹槽(notch)的晶體管及其制造方法。
技術(shù)介紹
一段時間以來，半導(dǎo)體產(chǎn)業(yè)使用體CMOS晶片技術(shù)來制造集成電路。將晶片切割成通常稱為管芯或芯片的單個部分，其中將每一個芯片封裝到電子器件中。已經(jīng)證明體CMOS技術(shù)是尤其“可擴縮的”，這意味著:在優(yōu)化和重復(fù)利用現(xiàn)有制造工藝和設(shè)備的同時，可以使得體CMOS晶體管越來越小，以便維持可接受的生產(chǎn)成本。在歷史上，隨著體CMOS晶體管的尺寸減小，其功耗也減小，這有助于業(yè)界提供增大的晶體管密度和更低的操作功率。因此，半導(dǎo)體行業(yè)已經(jīng)能夠借助體CMOS晶體管的尺寸來調(diào)整其功耗的大小，減小運行晶體管及其所在的系統(tǒng)的成本。然而近年來，在減小體CMOS晶體管尺寸的同時減小其功耗已經(jīng)變得越來越困難。晶體管功耗直接影響芯片功耗，其又影響運行系統(tǒng)的成本，且在一些情況下，影響系統(tǒng)的應(yīng)用。例如，如果在相同芯片面積中的晶體管的數(shù)量加倍，同時每個晶體管的功耗保持相同或增大，芯片的功耗就將大于兩倍。這部分是由于冷卻所得到的芯片的需要，其同樣需要更多的能量。結(jié)果，這會使得對運行芯片的終端用戶收取的能耗費用增加一倍以上。這種增加的功耗還會相當(dāng)大地減小消費電子設(shè)備的有用性，例如由于減小了移動設(shè)備的電池壽命。它還具有其它效果，例如，增大產(chǎn)熱和對散熱的需要，有可能減小系統(tǒng)的可靠性，以及對環(huán)境的不利影響。在半導(dǎo)體工程師中已經(jīng)普遍地覺察到不斷地減小體CMOS的功耗是不切實際的，部分是由于認(rèn)為晶體管的運行電壓Vdd不再能夠隨著晶體管尺寸減小而減小。CMOS晶體管或者導(dǎo)通或者截止。CMOS晶體管的狀態(tài)由施加到晶體管的柵極的相對于晶體管的閾值電壓Vt的電壓值來確定。在晶體管導(dǎo)通時，其消耗動態(tài)功率，這可以由以下等式來表示:P 動態(tài)=CVDD2f其中，Vdd是提供給晶體管的運行電壓，C是在晶體管導(dǎo)通時其負(fù)載電容，f時晶體管運行的頻率。在晶體管截止時，其消耗靜態(tài)功率，這可以由以下等式來表示:P HS-1off Vdd其中，Itw是晶體管截止時的泄漏電流。在歷史上，業(yè)界已經(jīng)主要通過減小運行電壓Vdd而減小了晶體管功耗，這同時減小了動態(tài)和靜態(tài)功率二者。減小運行電壓Vdd的能力部分取決于能夠精確地設(shè)置閾值電壓Vt，但這隨著晶體管尺寸減小而變得越來越困難。對于使用體CMOS工藝制造的晶體管，設(shè)置閾值電壓Vt的主要參數(shù)之一是溝道中摻雜劑的量。影響Vt的其它因素是暈圈(halo)注入、源漏低摻雜擴散和溝道厚度。理論上，可以精確地完成匹配晶體管VT，以使得相同芯片上的相同晶體管具有相同的Vt，但實際上摻雜劑濃度和設(shè)置中的工藝和統(tǒng)計學(xué)變化意味著閾值電壓可以相當(dāng)大地變化。這種不匹配的晶體管將不會響應(yīng)于相同的柵極電壓而同時全部導(dǎo)通，在極端情況下，一些晶體管會從不導(dǎo)通。更令人關(guān)心的是，不匹配的晶體管導(dǎo)致增大的泄漏損耗，這即使在晶體管沒有有效開啟的情況下也浪費功率。對于具有IOOnm或更短的溝道長度的晶體管，在額定摻雜劑濃度水平，在溝道中可以設(shè)置少至30到50個摻雜劑原子。這與位于具有大于約100納米溝道長度的前一代晶體管的溝道中的成千上萬個原子形成對照。對于納米級晶體管，如此少的摻雜劑原子的數(shù)量和設(shè)置中的內(nèi)在統(tǒng)計學(xué)變化導(dǎo)致稱為隨機摻雜劑波動(RDF)的可檢測的變化。連同工藝和材料變化一起，對于具有摻雜溝道的納米級體CMOS晶體管，RDF是Vt中變化(通常稱為σ Vt)的主要決定因素，由RDF引起的σ Vt的量僅隨著溝道長度減小而增大。業(yè)界在尋找用于具有極大減小的σ Vt的創(chuàng)新晶體管的工藝和設(shè)計。然而，諸如未摻雜溝道FINFET之類的許多提出的解決方案將需要晶體管工藝制造和布局中的相當(dāng)大的變化。這減緩了采用，因為業(yè)界寧愿避免重新設(shè)計，這要求傳統(tǒng)的且廣泛使用的集成電路制造工藝和晶體管布局中相當(dāng)大的變化。對于片上系統(tǒng)(SoC)或其它高度集成的器件而言尤其是這樣，所述片上系統(tǒng)(SoC)或其它高度集成的器件包括各種電路類型，諸如模擬輸入輸出電路(I/O)、數(shù)字電路及其它類型的電路。此外，考慮到在如此高度集成的系統(tǒng)上的不同類型的電路，如果可以改進一類或多類電路，并且任何必要的傳統(tǒng)(legacy)電路保持相同，則仍要一起生產(chǎn)整體SoC，以避免制造工藝中額外的步驟。例如，如果可以實現(xiàn)對數(shù)字電路的改進，而所述改進不適用于模擬電路，就會希望一起同時制造電路，而不增加更多的處理步驟。可以重新設(shè)計整個集成電路，以適應(yīng)在減小的電壓源下的操作。本文提及的術(shù)語“重新設(shè)計”可以包括在電路制造前對晶體管柵極尺寸的適當(dāng)調(diào)整。然而，在進行重新設(shè)計嘗試時遇到了困難。額外的工藝和掩蔽步驟可能是復(fù)雜的、昂貴的且在技術(shù)上是困難的。考慮到與過渡到新技術(shù)相關(guān)的實際成本與風(fēng)險，半導(dǎo)體和電子系統(tǒng)的制造商長久以來在尋找擴展體CMOS的使用的方式。至少部分由于在Vdd實質(zhì)上減小到低于I伏時不能易于控制晶體管組中的σ Vt變化，就半導(dǎo)體產(chǎn)業(yè)看來，不斷減小體CMOS中的功耗已經(jīng)日益成為不可克服的問題。
技術(shù)實現(xiàn)思路
獲得即使在低功率晶體管代替標(biāo)準(zhǔn)晶體管時也允許管芯上模擬I/O晶體管保持不變的低功率數(shù)字晶體管工藝和結(jié)構(gòu)具有相當(dāng)大的優(yōu)點。因此，希望獲得改變了一些但其他是未變化的傳統(tǒng)電路的電路混合體，但制造它們的工藝沒有實質(zhì)的改變。為了減小成本并增大產(chǎn)量，最好是在生產(chǎn)總體集成電路中不實質(zhì)增加制造步驟的數(shù)量。因此，本領(lǐng)域中需要用于互補金屬氧化物半導(dǎo)體(CMOS)晶體管和集成電路的改進的結(jié)構(gòu)和方法，以及適合于在單一集成電路管芯上制造傳統(tǒng)和創(chuàng)新的數(shù)字和模擬晶體管二者的晶體管制造工藝。會發(fā)現(xiàn)，本文所述的多個實施例提供了這種結(jié)構(gòu)和工藝，用以以極佳的方式克服現(xiàn)有技術(shù)中的缺點。提供了一套創(chuàng)新和多樣化的結(jié)構(gòu)和方法來減小一大批電子器件和系統(tǒng)中的功耗。這些創(chuàng)新和多樣化的結(jié)構(gòu)可以與包括傳統(tǒng)器件的其他器件一起實現(xiàn)在公共硅襯底上。這些結(jié)構(gòu)和方法中的一些很大程度上可以通過重新使用現(xiàn)有體CMOS工藝流程和制造技術(shù)來實現(xiàn)，這允許半導(dǎo)體行業(yè)以及更廣泛的電子行業(yè)免于代價高且有風(fēng)險地轉(zhuǎn)換到替換技術(shù)。一些結(jié)構(gòu)和方法涉及深耗盡溝道(DDC)設(shè)計，允許基于CMOS的器件具有比常規(guī)體CMOS減小的σ Vt，并可以允許精確得多地設(shè)置溝道區(qū)中具有摻雜劑的FET的閾值電壓VT。存在許多方式來配置DDC以獲得不同的益處，本文提出的額外的結(jié)構(gòu)和方法可以單獨或結(jié)合DDC —起使用，以產(chǎn)生額外的益處。本公開內(nèi)容介紹了相對于常規(guī)半導(dǎo)體制造工藝的多個技術(shù)優(yōu)點。一個技術(shù)優(yōu)點是提供表示獨特的凹槽的摻雜劑剖面(profile)，以便實現(xiàn)對在精確范圍內(nèi)的Vt設(shè)定的調(diào)整。另一個技術(shù)優(yōu)點是通過適當(dāng)選擇金屬可以擴展Vt設(shè)置范圍，以便在管芯上適用極寬范圍的Vt設(shè)置。再另一個技術(shù)優(yōu)點包括使用體偏置以提供對DDC晶體管中的功耗的顯著動態(tài)控制。結(jié)果是能夠獨立控制Vt (以低σ Vt)和VDD，以使得可以獨立于給定器件的Vt來調(diào)節(jié)體偏置。本專利技術(shù)的某些實施例可以具有一些、全部這些優(yōu)點，或者不具有這些優(yōu)點。依據(jù)以下的附圖、說明和權(quán)利要求，其他技術(shù)優(yōu)點對于本領(lǐng)域技術(shù)人員而言也可以是顯而易見的。附圖說明為了更完整地理解本公開內(nèi)容，結(jié)合附圖參考以下的說明，在附圖中，相似的參考標(biāo)記代表相似的部分，其中:圖1示出本文檔來自技高網(wǎng)...
【技術(shù)保護點】
【技術(shù)特征摘要】
【國外來華專利技術(shù)】2010.06.22 US 61/357,492;2010.12.17 US 12/971,9551.一種用于制造包含多個器件類型的集成電路管芯的方法。包括: 形成多個摻雜阱； 對所述多個摻雜阱中的至少一些進行二次摻雜，以形成高摻雜的屏蔽層； 在所述屏蔽層上外延生長均厚層； 對至少一些部分的所述外延生長均厚層進行摻雜，以在所述均厚層中形成閾值電壓設(shè)置層； 使用淺溝槽隔離來將所述多個摻雜阱中的至少一些彼此隔離；以及在所述均厚層上形成多個柵極堆疊體，至少一些柵極堆疊體具有第一成分并可操作以具有在所述柵極堆疊體與所述高摻雜屏蔽層之間延伸的耗盡區(qū)，其它柵極堆疊體具有第二成分，以允許多個器件類型。2.根據(jù)權(quán)利要求1所述的方法，其中，在外延生長所述均厚層后進行:使用淺溝槽隔離來使所述多個摻雜阱中的至少一些彼此分離。3.根據(jù)權(quán)利要求1所述的方法，其中，所述均厚層進一步包括在所述閾值電壓設(shè)置層上的溝道層。4.根據(jù)權(quán)利要求1和3所述的方法，其中，將至少一部分所述均厚層保留在所述多個柵極堆疊體下，作為實質(zhì)上未摻雜的濃度小于5 X IO17個原子/cm3的溝道層。5.根據(jù)權(quán)利要求1所述的方法，其中，在形成所述閾值電壓設(shè)置層的處理期間所述屏蔽層中的摻雜劑向外擴散到所述均厚層內(nèi)。6.根據(jù)權(quán)利要求 1所述的方法，其中，通過在摻雜劑注入期間掩蔽至少一些所述均厚層并且保持被掩蔽的均厚層實質(zhì)上未摻雜來形成不同的器件類型。7.根據(jù)...
【專利技術(shù)屬性】
技術(shù)研發(fā)人員：R·阿爾加瓦尼，L·希弗倫，P·拉納德，S·E·湯普森，C·德維爾納夫，
申請(專利權(quán))人：蘇沃塔公司，
類型：
國別省市：
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