電子器件和系統，以及用于該電子器件和系統的制造和使用方法技術方案

本發明專利技術提供了一系列新的結構和方法以減少寬陣列的電子器件和系統的功耗。這些結構和方法中的一些可以大部分通過重新使用塊CMOS工藝流程和制造技術來實施，允許半導體工業以及更廣泛的電子工業避免昂貴地且有風險地切換到替換技術。如將要討論的，這些結構和方法中的一些涉及深度耗盡溝道設計(DDC)設計，允許CMOS基器件相比于傳統的塊CMOS具有減小的σVT，并且能夠允許在溝道區域中具有摻雜劑的FET的閾值電壓VT被更精確地設定。DDC設計與傳統的塊CMOS晶體管相比還具有強體效應，其允許對DDC晶體管中的功耗進行重要的動態控制。

【技術實現步驟摘要】
【國外來華專利技術】
技術介紹
電子設備已經空前地成為日常生活不可切割的一部分。諸如個人計算機和移動電話等系統已經從根本上改造了我們如何工作、如何玩以及如何通信。過去的每一年都帶來了諸如數字音樂播放器、電子書閱讀器和平板電腦等的新設備，以及對現有產品系列的改進。這些新設備顯示了持續改變我們怎樣進行我們的生活的日益增加的創新。到今天為止，電子系統對世界經濟和現代文化的日益增加的重要性，很大程度上是通過半導體工業對摩爾定律的堅持來實現的。以首先發現該現象的英特爾的創始人戈登摩爾(Gordon Moore)命名的摩爾定律提供了，可以在集成電路(或芯片)上的相同面積內廉價制造的晶體管的數目隨著時間的推移而穩定的增加。一些行業專家量化了該定律，并指出例如在相同面積內的晶體管的數目近似每隔兩年大致翻倍。沒有摩爾定律所提供的功能的增加以及成本和尺寸上的相關減少，當今廣泛使用的很多電子系統將不會付諸實踐或 可負擔得起。有一段時間，半導體工業通過使用塊CMOS技術(bulk CMOStechnology)制造芯片中的電路而成功地堅持了摩爾定律。已經證明了塊CMO S技術尤其地“可縮小” (“scalable”)，意思是在優化和重復利用現有的制造工藝和設備以維持可接受的生產成本的同時，可以將塊CMOS晶體管制造得越來越小。歷史上，隨著塊CMOS晶體管的尺寸的減小，功耗也減小，這有助于工業在保持摩爾定律的同時以降低的成本提供增大的晶體管密度。因此，半導體工業已經能夠利用塊CMOS晶體管的尺寸來度量其功耗，從而降低使晶體管以及晶體管所存在的系統工作的成本。然而，近年來，降低塊CMOS晶體管的功耗同時減小其尺寸變得越來越難。晶體管功耗直接影響芯片功耗，芯片功耗接著影響使系統工作的成本，并且在某些情況下影響系統的效用。例如，如果在相同芯片面積上的晶體管數目翻倍而每個晶體管的功耗保持不變或增加，那么芯片的功耗將多余兩倍。這部分是因為需要冷卻所得到的芯片，因而需要更多的能量。結果，這會使歸于操作該芯片的末端用戶的能量成本翻更多倍。這種增大的功耗還會例如通過降低移動設備的電池壽命而顯著地降低消費者的電子產品的使用性。還具有諸如增加熱的產生和對散熱的需求，潛在地減小系統的可靠性以及負面地影響環境等其他效果。在半導體工程師當中已經有廣泛的認識持續地降低塊CMOS的功耗是不可行的，部分是因為晶體管的操作電壓Vdd不能再隨著晶體管尺寸的減小而降低。CMOS晶體管導通或者關斷。CMOS晶體管的狀態由施加到晶體管的柵極的電壓相對于晶體管的閾值電壓Vt的值來確定。當晶體管導通時，其消耗動態功率，該動態功率可以由以下方程來表示P 動態=CVDD2f其中，Vdd是供應到晶體管的操作電壓，C是當晶體管打開時晶體管的負載電容，并且f是晶體管工作時的頻率。在晶體管關斷的同時，其消耗靜態電力，該靜態電力由公式P n#= IoffVdd來表示,其中，Itw是當晶體管關斷時的泄漏電流。從歷史上看,該工業已經主要通過降低操作電壓Vdd(其降低動態和靜態功率兩者)來降低晶體管的功耗。降低操作電壓Vdd的能力部分取決于能夠精確地設定閾值電壓Vt，但精確地設定閾值電壓Vt由于各種因素(包括例如隨機摻雜波動(RDF))、隨著晶體管尺寸的減小變得越來越難。對于使用塊CMOS工藝制造的晶體管，設定閾值電壓Vt的主要參數是溝道中的摻雜劑的量。影響\的其他因素是環狀注入(halo implantation)、源極和漏極延伸以及其他因素。理論上，這能精確地完成，使得在相同芯片上的相同晶體管具有相同的Vt，但實際上閾值電壓能顯著地變化。這意味著這些晶體管響應于相同的柵極電壓將不會同時導通，并且有些可能不會導通。對于具有小于等于IOOnm的溝道長度的晶體管，RDF是Vt變化(通常稱為西格瑪Vt或者oVT)的主要決定因素，并且由RDF引起的QVt的量僅隨著溝道長度的減小而增加。如圖I (其基于由英特爾公司提供的信息)所示，估計的實驗數據，連同在2009年IEEE國際固態電路會議上由Kiyoo Itoh7Hitachi Ltd進有的基調展示 ，半導體工程師的傳統智慧已經發現納米級塊CMOS中增大的σ Vt設定I. OV作為用于正向的操作電壓Vdd的實際下限。Vdd圖示為隨著工業目標而降低到目標(TARGET)區域的下降斜坡函數(downward-sloping function)。然而,用于σ Vt的曲線隨著減小的器件特征尺寸而增大，其中，RDF實際地造成Vmin增大。動態和靜態功率的功函數是功率=CVDD2f+IVDD。因而，整個功率增大。由于這些和其他的原因，盡管存在很多已知的用于減小短溝道器件中的σ Vt的技術半導體工業的工程師廣泛地相信在將來的工藝節點中必須放棄塊CMOS。例如，一個減小塊CMOS中σ Vt的傳統方法涉及提供隨著溝道垂直向下延伸(朝向襯底遠離柵極)而增大溝道中的摻雜劑濃度的非均勻摻雜分布。盡管該類型的后退摻雜分布不降低對摻雜變化的靈敏度，但是其增大對短溝道效應的靈敏度，從而不利地影響器件的操作。由于短溝道效應，這些摻雜參數一般不針對納米級器件縮小，使得該方式一般不適合用于納米級短溝道晶體管。利用朝著在45nm或者甚至22nm工藝節點處形成的短溝道器件移動的技術，后退方法在這些器件中的益處被認為是有限的。工作以克服這些技術障礙的半導體工程師也已經試圖使用超陡后退阱(SSRW)以解決與按比較縮小到納米區域相關的性能問題。與用于納米級器件的后退摻雜一樣，SSRff技術使用特殊的摻雜分布，在輕摻雜溝道下方形成重摻雜層。SSRW分布與后退摻雜的不同在于摻雜劑水平具有很陡的增大以將溝道摻雜降低到盡可能低的水平。這種陡的摻雜分布能造成短溝道效應的降低，溝道區域中的遷移率的增大以及更小的寄生電容。然而，當制造這些用于高容積、納米級集成電路應用的器件時，很難實現這些結構。該困難部分是由于后退阱和SSRW摻雜劑物種進入到溝道區域中的擴散，尤其是對于諸如NMOS晶體管的P阱器件。此外，使用SSRW不會消除隨機摻雜劑密度波動(其能將σ Vt增大到不可接受的水平)的問題。除了這些和其他克服現有塊CMOS實施的缺點的嘗試，該工業已經變得重點聚焦于在溝道中沒有摻雜劑的CMOS晶體管結構。這種晶體管結構例如包括全耗盡絕緣體上硅(SOI)和各種FINFET，或者歐米伽柵極器件。SOI器件通常具有限定在薄頂部硅層上的晶體管，該薄頂部硅層通過玻璃或者二氧化硅的薄絕緣層(公知為埋置氧化物(BOX)層)而與硅襯底分開。FINFET器件使用多個柵極以控制硅溝道中的電場。這能通過在硅溝道中具有低摻雜劑而具有減小的σ VT。這使得注入在溝道中的摻雜劑原子的數量或者位置的原子水平變化不重要。然而，這些類型的器件需要比在塊CMOS中使用的更復雜和昂貴的晶片和相關的處理。工藝給定與過渡到新的技術相關的大致成本和風險，半導體和電子系統的制造商已經長久地尋求一種延長塊CMOS的使用的方法。這些努力至今證明是不成功的。持續地降低塊CMOS中的功耗已經在半導體工業中越來越被認為是不可逾越的問題。附圖說明圖I示出了用于器件縮小的功率限制和σ Vt限制的趨勢的示例。圖2A示出了根據一個實施例具有深度耗盡溝道(DDC)的場效應晶體管的視圖。圖本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】2010.02.18 US 12/708,4971.一種場效應晶體管,其包括 在塊硅中的摻雜阱； 柵極，其具有長度Lg并且布置在所述摻雜阱的上方以控制漏極和源極之間的導通； 未摻雜溝道，其具有小于5 X IO17原子/cm3的摻雜劑濃度，所述未摻雜溝道位于所述漏極和所述源極之間并且位于所述柵極的下方；以及 屏蔽區域，其布置在所述摻雜阱的上方并且與所述摻雜阱接觸，所述屏蔽區域布置在所述柵極的下方大于或等于Lg/3的所述柵極下方深度處以設定耗盡深度，所述屏蔽區域具有大于所述未摻雜溝道的摻雜劑濃度的十倍的摻雜劑濃度。2.根據權利要求I所述的場效應晶體管，其中所述塊硅在所述屏蔽區域的下方沒有支撐絕緣層。3.根據權利要求I或2所述的場效應晶體管，其中所述屏蔽區域在所述漏極和所述源極之間延伸并且分別接觸所述漏極和所述源極。4.根據權利要求I或2所述的場效應晶體管，其中所述屏蔽區域在不接觸所述漏極或所述源極的情況下、在所述未摻雜溝道的下方延伸。5.根據權利要求1-3中的任一項所述的場效應晶體管，還包括閾值電壓調節區域，所述閾值電壓調節區域具有在屏蔽區域摻雜劑濃度的約1/50至1/2之間的摻雜劑濃度，并且所述閾值電壓調節區域布置在所述未摻雜溝道和所述屏蔽區域之間。6.根據權利要求1-4中的任一項所述的場效應晶體管，其中所述未摻雜溝道形成為第一外延層并且所述閾值電壓調節區域形成為第二外延層。7.根據權利要求1-4中的任一項所述的場效應晶體管，其中所述未摻雜溝道和所述閾值電壓調節區域由單個外延層形成。8.一種用于形成場效應晶體管的工藝，其包括以下步驟 在塊硅中摻雜阱； 將摻雜劑注入到所述阱中，以形成與所摻雜的阱接觸的屏蔽區域； 外延地生長未摻雜溝道，所述未摻雜溝道被生長為具有一定厚度，使得所述屏蔽區域在所述未摻雜溝道的下方具有大于或等于Lg/3的柵極下方深度以設定耗盡深度，所述未摻雜溝道具有小于所述屏蔽區域的摻雜劑濃度的十分之一的退火后摻雜劑濃度；以及 形成具有長度Lg并且被布置在所述摻雜阱、所述屏蔽區域和所述未摻雜溝道的上方的柵極，以控制漏極和源極之間的導通。9.根據權利要求8所述的場效應晶體管，還包括以下步驟 形成閾值電壓調節區域，所述閾值電壓調節區域具有在屏蔽區域摻雜劑濃度的約1/50至1/2之間的摻雜劑濃度，并且所述閾值電壓調節區域布置在所述未摻雜溝道和所述屏蔽區域之間。10.根據權利要求9所述的場效應晶體管，還包括以下步驟 在第一外延層中形成所述未摻雜溝道，并且在第二外延層中形成所述閾值電壓調節區域，同時將所述未摻雜溝道維持為具有小于5X IO17原子/cm3的退火后摻雜劑濃度。11.根據權利要求8-10中的任一項所述的場效應晶體管，其中屏蔽區域注入部是遍及多個場效應晶體管的連續薄片。12.根據權利要求8-10中的任一項所述的場效應晶體管，其中所述未摻雜溝道被外延地生長為在多個場效應晶體管上連續，并且隨后通過隔離步驟將所述多個場效應晶體管分開。13.—種場效應晶體管,其包括 缺少絕緣層的在塊硅中的摻雜阱； 屏蔽區域，其布置成至少部分地在柵極的下方和所述摻雜阱的上方延伸； 源極和漏極，其具有未摻雜溝道區域在它們之間延伸，并且所述未摻雜溝道區域具有小于5 X IO17原子/cm3的退火后摻雜劑濃度；以及 深度耗盡溝道(DDC)，當對所述柵極施加至少預定閾值電壓時，所述的深度耗盡溝道可形成在所述源極和所述漏極之間以及所述柵極和所述屏蔽區域之間，所述深度耗盡溝道允許在所述源極和所述漏極之間的電流通過在所述柵極附近形成在所述深度耗盡溝道中的反轉區域；以及 其中，所述屏蔽區域接觸所述摻雜阱，并且具有大于所述未摻雜溝道區域的所述退火后摻雜劑濃度的十倍的摻雜劑濃度。14.根據權利要求13所述的場效應晶體管，其中所述屏蔽區域在所述漏極和所述源極之間延伸，并且分別接觸所述漏極和所述源極。15.根據權利要求13或14所述的場效應晶體管，還包括閾值電壓調節區域，所述閾值電壓調節區域具有在屏蔽區域摻雜劑濃度的約1/50至1/2之間的摻雜劑濃度，并且所述閾值電壓調節區域布置在所述未...

【專利技術屬性】
技術研發人員：斯科特·E·湯姆森，達莫代爾·R·圖馬拉帕利，
申請(專利權)人：蘇沃塔公司，
類型：
國別省市：