電阻及其制作方法技術

本發明專利技術公開一種電阻以及具有金屬柵極的晶體管與電阻的制作方法，該制作方法首先提供基底，且該基底上定義有晶體管區與電阻區。接下來，在該晶體管區與該電阻區內分別形成晶體管與電阻，且該晶體管具有虛置柵極。隨后，移除該虛置柵極與部分該電阻，以分別于該晶體管與該電阻內形成第一溝槽與二個第二溝槽，并于該第一溝槽與這些第二溝槽內分別形成至少一高介電常數柵極介電層。之后，在該第一溝槽與這些第二溝槽中分別形成金屬柵極與金屬結構。

【技術實現步驟摘要】

本專利技術涉及一種，尤其涉及一種與具有金屬柵極(metal gate)的晶體管整合的。
技術介紹
在半導體產業中，為了提升晶體管的操作效率，現已有利用金屬作為晶體管控制柵極的方式。金屬柵極具有低的電阻與無耗層效應等優點，可以改善傳統柵極使用高電阻的多晶娃材料所造成的操作效能不佳等缺點。金屬柵極可概分為前柵極(gate first)工藝與后柵極(gate last)工藝，其中后柵極工藝又因符合金屬材料的熱預算，以及可提供較寬的材料選擇等原因，逐漸地取代了前柵極工藝。 另外，在集成電路中，常需要加入電阻等其它電路元件的設置，來做穩壓或濾噪聲等功能。而電阻其主體一般來說是利用多晶硅、摻雜區或金屬氧化物來制作。由于集成電路工藝的高復雜度以及各式元件產品的高精密性，因此在追求良率的不斷提升時，除了嘗試改良工藝技術之外，對工藝整合的需求亦是相當重要的一環，以減少工藝步驟并同時提升生產效率。因此，業界仍然需要一種可成功整合電阻以及具有金屬柵極的晶體管的制作方法。
技術實現思路
因此，本專利技術提供一種整合電阻以及具有金屬柵極的晶體管的制作方法。本專利技術提供一種具有金屬柵極的晶體管與電阻的制作方法，該制作方法首先提供基底，且該基底上定義有晶體管區與電阻區。接下來，在該晶體管區與該電阻區內分別形成晶體管與電阻，該晶體管具有虛置柵極(dummy gate)。隨后，移除該虛置柵極與部分該電阻，以分別于該晶體管與該電阻內形成一個第一溝槽與二個第二溝槽，并于該第一溝槽與這些第二溝槽內分別形成至少一高介電常數柵極介電層。之后，在該第一溝槽與這些第二溝槽中分別形成金屬柵極與金屬結構。本專利技術另提供一種電阻，該電阻包括有基底、設置于該基底上的多晶硅部分、以及二金屬部分，這些金屬部分分別設置于該多晶硅部分的兩端，且這些金屬部分的底部分別包括U型高介電常數材料層。根據本專利技術所提供的具有金屬柵極的晶體管與電阻的整合制作方法，可在不增加工藝復雜度的前提下整合電阻以及具有金屬柵極的晶體管。此外，由于電阻具有金屬部分，因此在后續進行接觸插塞的制作時，可因與接觸插塞接觸的材料變少而增加接觸插塞的材料選擇，以及提升工藝容忍度(process window)。更重要的是，電阻本身因具有熱穩定性高的金屬部分，故可更提升電阻的穩定性以及電性表現。附圖說明圖1至圖8為本專利技術所提供的一種具有金屬柵極的晶體管與電阻的制作方法的優選實施例的示意圖。附圖標記說明100基底102晶體管區104電阻區106淺溝隔離107介電層108多晶硅層110圖案化硬掩模112虛置柵極114電阻120輕摻雜漏極122,124間隙壁126源極/漏極128金屬硅化物130晶體管140接觸洞蝕刻停止層142內層介電層144圖案化硬掩模146第一溝槽148第二溝槽150高介電常數柵極介電層152功函數金屬層154阻擋層156填充金屬層162金屬柵極164金屬部分170介電層172第一接觸插塞174第二接觸插塞具體實施例方式請參閱圖1至圖8，圖1至圖8為本專利技術所提供的一種具有金屬柵極的晶體管與電阻的制作方法的優選實施例的示意圖。如圖1所示，本優選實施例首先提供基底100，基底100上定義有晶體管區102與電阻區104 ;基底100內則形成有多個用以提供電性隔離的淺溝絕緣(shallow trench isolation, STI) 106。且如圖1所示，電阻區104內包括STI106，用以作為電阻元件的設置場所。接下來，于基底100上依序形成介電層107、多晶硅層108以及圖案化硬掩模110，圖案化硬掩模110用以定義晶體管元件的柵極位置以及電阻元件的形成位置。其中，形成于基底100與多晶娃層108之間的介電層107可包括一般介電材料，如氧化硅。請參閱圖2。隨后進行蝕刻工藝，利用圖案化硬掩模110作為蝕刻掩模，以蝕刻多晶硅層108與介電層107，而于晶體管區102以及電阻區104內分別形成虛置柵極112與電阻114。接下來,于虛置柵極112兩側的基底100內分別形成輕摻雜漏極(lightly-dopeddrain, LDD) 120，而在形成LDD 120之后，于虛置柵極112與電阻114的側壁上分別形成間隙壁122、124。隨后，再于虛置柵極112兩側，尤其是間隙壁122兩側的基底100內形成源極/漏極126，以完成晶體管130的制作，該晶體管130具有虛置柵極112。另外，更可在晶體管130的源極/漏極126表面分別形成金屬硅化物128。而在完成晶體管130與電阻114的制作后，于基底100上依序形成覆蓋晶體管130與電阻114的接觸洞蝕刻停止層(contactetch stop layer, CESL) 140 與內層介電(inter-layer dielectric, ILD)層 142。上述兀件的制作步驟以及材料選擇，半導體業界中為提供應力作用以改善電性表現而實施選擇性外延生長(selective epitaxial growth, SEG)方法形成的源極/漏極126等皆為本領域一般技術人員所熟知，故于此皆不再贅述。請參閱圖3。在形成CESL 140與ILD層142后，通過平坦化工藝移除部分的CESL140、ILD層142以及部分圖案化硬掩模110，隨后還可利用一道蝕刻工藝，例如干蝕刻工藝完全移除圖案化硬掩模110，以暴露出晶體管130的虛置柵極112以及電阻114。隨后，于基底100上形成另一圖案化硬掩模144，其覆蓋部分電阻114，而暴露出電阻114的兩端。在形成圖案化硬掩模144之后，利用適合的蝕刻工藝移除晶體管130的虛置柵極112以及暴露出的電阻114,而于晶體管130內形成第一溝槽146,同時于電阻114的兩端分別形成第二溝槽148。值得注意的是，本優選實施例為后柵極工藝以及后柵極介電層(high-k last)工藝整合，因此在移除晶體管130的虛置柵極112以及部分電阻114時，介電層107是用以保護其下的基底100，并于移除晶體管130的虛置柵極112以及部分電阻114后，暴露于第一溝槽146與第二溝槽148的底部。請參閱圖4。在形成第一溝槽146與第二溝槽148之后，暴露于第一溝槽146與第二溝槽148底部的介電層107可作為介面層(interfacial layer)。隨后移除圖案化硬掩模144,并于基底100上依序形成高介電常數(high dielectric constant,以下簡稱為high-k)柵極介電層150與底部阻障層(bottom barrier layer)(圖未示)。High_k柵極介電層150可以是金屬氧化物層,例如稀土金屬氧化物層。High-k柵極介電層150可選自氧化給(hafnium oxide,HfO2)、娃酸給氧化合物(hafnium silicon oxide,HfSiO4)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化招(aluminum oxide, Al2O3)、氧化鑭(lanthanum oxide, La2O3)、氧化組(tantalum oxide, Ta2O5)、氧化宇乙(yttrium oxide,Y2O3)、氧化錯(zirconium oxide, ZrO2)、本文檔來自技高網...

【技術保護點】
一種具有金屬柵極的晶體管與電阻的制作方法，包括：提供基底，該基底上定義有晶體管區與電阻區；于該晶體管區與該電阻區內分別形成晶體管與電阻，且該晶體管具有虛置柵極；移除該虛置柵極與部分該電阻，以分別于該晶體管與該電阻內形成一個第一溝槽與二個第二溝槽；于該第一溝槽與該多個第二溝槽內分別形成至少一高介電常數柵極介電層；以及于該第一溝槽與該多個第二溝槽中分別形成金屬柵極與金屬結構。

【技術特征摘要】

【專利技術屬性】
技術研發人員：楊杰甯，徐世杰，林俊賢，王堯展，白啟宏，曾紀升，
申請(專利權)人：聯華電子股份有限公司，
類型：發明
國別省市：