一種對非易失性存儲器進行編程的系統，該系統減小來自相鄰存儲單元的升壓的干擾的影響。存儲單元被分成兩個或更多個組。在一個示例中，存儲單元被分成奇數存儲單元和偶數存儲單元；但是，也可以使用其他分組方式。在第一觸發之前，利用隨著時間增大的編程信號對第一組非易失性存儲單元和第二組非易失性存儲單元一起進行編程。在第一觸發之后、第二觸發前，使用響應于第一觸發而幅度減小了的編程信號獨立于第二組存儲單元來對第一組存儲單元進行編程。在第二觸發之后，通過響應于第二觸發而升高的編程信號對第一組存儲單元和第二組存儲單元一起進行編程。在兩個觸發之前和之后，對第一組存儲單元和第二組存儲單元一起進行驗證。
【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及用于非易失性存儲器的技術。
技術介紹
半導體存儲器對于各種電子設備中的使用變得越來越受歡迎。例如，非易失性半導體存儲器用于移動電話、數碼相機、個人數字助理、移動計算設備、非移動計算設備以及其他設備中。最受歡迎的非易失性半導體存儲器包括電可擦可編程只讀存儲器(EEPROM)和閃存。EEPROM和閃存兩者都利用被布置在半導體基底中的溝道區上方并且與溝道區絕緣的浮置柵極。浮置柵極被布置在源區與漏區之間。在浮置柵極上設置有與浮置柵極絕緣的控制柵極。晶體管的閾值電壓由浮置柵極上所保留的電荷的量來控制。即，在導通晶體管以使得晶體管的源極與漏極之間導通前所必須施加給控制柵極的最小電壓量由浮置柵極上的電荷電平來控制。因此，可以通過改變浮置柵極上的電荷電平來改變閾值電壓，以對存儲單元(可以包括一個或更多個晶體管)進行編程和/或擦除。每個存儲單元都能夠存儲數據(模擬的或數字的)。當存儲I比特的數字數據時(稱為二進制存儲單元)，存儲單元的可能的閾值電壓被分成分別賦予邏輯數據“I”和“O”的兩個范圍。在NAND型閃存的一個示例中，閾值電壓在存儲單元被擦除后為負并且被定義為邏輯“I”;編程后，閾值電壓為正并且被定義為邏輯“O”。當閾值電壓為負并且通過對控制柵極施加O伏特以試圖進行讀取時，存儲單元將會導通以指示正在存儲邏輯I。當閾值電壓為正并且通過對控制柵極施加O伏特以試圖進行讀取操作時，存儲單元將不導通以表示存儲邏輯O。存儲單元也可以存儲多級信息(稱為多態存儲單元)。在存儲多級數據的情況下，可能的閾值電壓的范圍被分成的份數與數據等級的數量相等。例如，如果存儲四級信息，則會有分別賦以數據值“ 11 ”、“ 10 ”、“ O I”和“ 00 ”的4個閾值電壓范圍。在NAND型存儲器的一個示例中，閾值電壓在擦除操作后為負并且被定義為“11”；正的閾值電壓用于狀態“10”、“01”和“00”。如果在每個存儲單元中存儲八級信息(或狀態)(例如，3比特的數據)，則會有賦以數據值“000”、“001”、“010”、“011”、“100”、“101”、“110”和 “111” 的八個閾值電壓范圍。被編程到存儲單元中的數據與存儲單元的閾值電壓電平之間的具體關系取決于存儲單元所采用的數據編碼方案。例如，美國專利No. 6，222，762和美國專利申請公開No. 2004/0255090 (兩者的全部內容通過引用而合并到本文中)描述了用于多態閃存單元的各種數據編碼方案。在一種實施方式中，通過格雷碼分配將數據值賦予閾值電壓范圍以使得如果浮置柵極的閾值電壓錯誤地偏移到相鄰的物理狀態，則僅會影響到I個比特。在某些實施方式中，數據編碼方案可以針對不同的字線來改變，數據編碼方案可以隨時間改變，或者用于隨機字線的數據比特可以被反轉以減小數據模式敏感性以及對存儲單元的均勻磨損。可以使用不同的編碼方案。當對EEPROM或閃存設備如NAND閃存設備進行編程時，通常給控制電極施加編程電壓并且將位線接地。將來自溝道的電子注入浮置柵極。當電子在浮置柵極上積聚時，浮置柵極變得帶負電并且存儲單元的閾值電壓升高使得存儲單元處于編程狀態。有關編程的更多信息可以在題為 “Source Side Self Boosting Technique For Non-volatile Memory”的美國專利6，859，397和題為“Detecting Over Programmed Memory”的美國專利申請公開2005/0024939中找到，兩者的全部內容通過引用而合并到本文中。在許多設備中，在編程操作期間施加到控制柵極的編程電壓是通過一系列脈沖來施加的，其中，對于每個相繼的脈沖，脈沖的幅度以預定的步長增大。許多非易失性存儲系統包括按列和行排列的存儲單元陣列。控制線(例如字線、位線或其他類型的控制線)與各行各列相連。在一個示例中，字線用于訪問存儲單元的行，而位線用于訪問存儲單元的列。在該布置中，將編程電壓的一系列脈沖施加到與一組所選擇的存儲單元相連的所選擇的字線上。所選擇的接收脈沖的存儲單元中的每個有可能響應于所接收的脈沖而升高其閾值電壓。當存儲單元達到它們的目標閾值電壓時，它們被鎖定而不能進一步編程。已經觀察到，當存儲單元被鎖定后，它們干擾相鄰存儲單元的預期編程速度。這種效應可以使得相鄰存儲單元超過其預期的目標閾值電壓，從而，變得過編程。在一些情況下，過編程的存儲單元在讀取時會導致錯誤。附圖說明圖I是NAND串的俯視圖；圖2是NAND串的等效電路圖；圖3是非易失性存儲器系統的框圖；圖4是描述存儲陣列的一種實施方式的框圖；圖5是描述讀出塊的一種實施方式的框圖；圖6描繪了閾值電壓分布的示例集合并且描述了用于對非易失性存儲器編程的過程；圖7A-I示出了各種閾值電壓分布并且描述了用于對易失性存儲器編程的過程；圖8是描繪對非易失性存儲器編程的順序的一個示例的表格；圖9描繪了用于描述非易失性存儲器編程過程的一種實施方式的流程圖；圖10描繪了用于描述非易失性存儲單元編程過程的一種實施方式的流程圖；圖IlA-C描繪了兩個示例相鄰存儲單元的部分；圖12描繪了 一組編程脈沖；圖13描繪了 一組編程脈沖；圖14描繪了一組編程脈沖和驗證脈沖；圖15描繪了一組編程脈沖和驗證脈沖；圖16描繪了示例波形；圖17是描述用于確定條件是否存在的過程的一種實施方式的流程圖；圖18是確定條件是否存在的電路的一種實施方式的框圖；圖19是描述用于確定條件是否存在的過程的一種實施方式的流程圖；圖20是確定條件是否存在的電路的一種實施方式的框圖；圖21是描述用于確定改變編程處理的觸發點的過程的一種實施方式的流程圖22是描述用于確定改變編程處理的觸發點的過程的一種實施方式的流程圖；圖23是描述用于確定改變編程處理的觸發點的過程的一種實施方式的流程圖；圖24是描述用于動態地調節觸發電壓的過程的一種實施方式的流程圖；圖25是示出實施圖24中的過程的部件中的一些部件的框圖；圖26是描述用于動態地調節觸發電壓的過程的一種實施方式的流程圖；圖27是示出實施圖26中的過程的部件中的一些部件的框圖。具體實施例方式本文描述了減小編程期間相鄰存儲單元之間干擾的影響的技術。在一組實施方式中，存儲單元被分成兩個或更多個組。在一個示例中，存儲單元被分成奇數存儲單元和偶數存儲單元；但是，也可以使用其他分組方式。在第一觸發之前，使用隨時間增大的編程信號對第一組存儲單元連同第二組存儲單元進行編程。在第一觸發之后與第二觸發之前，使用已經響應第一觸發而使幅度降低的編程信號來獨立于第二組存儲單元對第一組存儲單元進行編程。在第二觸發之后,使用已經響應第二觸發而使幅度升高的編程信號對第一組存儲單元連同第二組存儲單元進行編程。在兩個觸發之前和之后，對第一組存儲單元連同第二組存儲單元進行驗證。一些實施方式可以使用第一觸發而不使用第二觸發。本文所描述的技術可以與各種類型的非易失性存儲系統一起使用。一個示例是使用NAND結構的閃存系統，該系統包括夾在兩個選擇柵極之間的多個串聯的晶體管。串聯的晶體管和選擇棚極被稱為NAND串。圖I是不出一個NAND串的俯視圖。圖2是其等效電路。圖I和圖2中所描繪的NAND串包括夾在第一(或漏側)選擇柵極120與第二 (本文檔來自技高網...
【技術保護點】
【技術特征摘要】
【國外來華專利技術】...
【專利技術屬性】
技術研發人員：董穎達，李世鐘，大和田憲，
申請(專利權)人：桑迪士克技術有限公司，
類型：
國別省市：
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