用于高-k金屬柵極器件的自對準絕緣膜制造技術

一種制造集成電路的方法，包括：提供半導體襯底并且在該半導體襯底的上方形成柵極電介質(例如，高-k電介質)。在半導體襯底和柵極電介質的上方形成金屬柵極結構，并且在該金屬柵極結構的上方形成薄電介質膜。該薄電介質膜包含與金屬柵極的金屬相結合的氮氧化物。該方法還包括：在金屬柵極結構的各個側面上提供層間電介質(ILD)。本發明專利技術還提供了一種用于高-k金屬柵極器件的自對準絕緣膜。

【技術實現步驟摘要】

本專利技術涉及半導體領域，更具體地，本專利技術涉及一種用于高_k金屬柵極器件的自對準絕緣膜。
技術介紹
半導體器件的制造包括許多不同的工藝，每個工藝都具有相關的周期時間和成本要求。降低成本和減少周期時間是對器件制造的持續要求。另外，在半導體制造中，減少次品的數量和提高產量是對半導體制造的持續要求。其中，有待改進的一個方面是制造具有高介電常數(高_k)金屬柵極的金屬氧化物半導體場效應晶體管(MOSFET)器件。本專利技術提供了對此類器件制造的改進。
技術實現思路
本專利技術提供了許多不同的制造集成電路器件的方法的實施例。在一個實施例中， 一種制造集成電路的方法包括提供半導體襯底和在該襯底上形成柵極電介質(如，高_k 電介質)。將金屬柵極結構形成在半導體襯底和柵極電介質上，將薄電介質膜形成在該金屬柵極結構上。該薄電介質膜包含與金屬柵極的金屬相結合的氮氧化物。該方法還包括在金屬柵極結構的側面上提供層間電介質(ILD)。在另一個實施例中，一種制造集成電路的方法包括提供具有高_k電介質高的襯底和在高-k電介質的上方提供多晶硅柵極結構。在該多晶硅柵極結構的頂面上形成硬掩模并且在該多晶硅柵極結構的側面上形成側壁結構。在硬掩模形成之后，對鄰近多晶硅柵極結構的襯底實施摻雜工藝。在該摻雜工藝之后，去除硬掩模和多晶硅柵極結構，保留至少部分側壁結構，以形成溝槽。利用至少一種金屬材料(例如，銅、鋁、鈦、和/或鉭)填充該溝槽，以形成金屬柵極。然后，在金屬柵極的頂面上形成薄電介質層，并將該薄電介質層與金屬柵極的頂面自對準，該薄電介質層包含金屬材料。本專利技術還提供了許多不同的集成電路器件的實施例。在一個實施例中，一種集成電路包括半導體襯底和該襯底上方的柵極電介質(如高_k電介質)。金屬柵極結構形成在該半導體襯底和該柵極電介質的上方，并且電介質膜形成在該金屬柵極結構上。該電介質膜包含與金屬柵極的金屬相結合的氮氧化物。層間電介質(ILD)形成在金屬柵極結構的各個側面上。為了解決現有技術中所存在的問題，根據本專利技術的一個方面，提供了一種制造集成電路的方法，所述方法包括提供半導體襯底；在所述襯底的上方形成柵極電介質；在所述半導體襯底和所述柵極電介質的上方形成金屬柵極結構；在所述金屬柵極結構上形成薄電介質膜，所述薄電介質膜包含與所述金屬柵極的金屬相結合的氮氧化物；以及提供層間電介質(ILD)，位于所述金屬柵極結構的各個側面上。在該方法中，所述柵極電介質是高_k電介質。在該方法中，所述金屬柵極結構包括多個包含銅和鈦的金屬層。在該方法中，所述薄電介質膜與銅相結合形成了氮氧化銅并且與鈦相結合形成了氮氧化鈦。在該方法中，形成所述薄電介質膜包括使用氧等離子體。在該方法中，形成所述薄電介質膜進一步包括使用氨等離子體。在該方法中，形成所述薄電介質膜進一步包括使用氮等離子體。在該方法中，所述薄電介質層的厚度小于大約10nm。根據本專利技術的另一方面，提供了一種集成電路，包括半導體襯底；柵極電介質， 位于所述襯底上方；金屬柵極結構，位于所述半導體襯底和所述柵極電介質上方；電介質膜，位于所述金屬柵極結構上，所述電介質膜包含與所述金屬柵極的金屬相結合的氮氧化物；以及層間電介質(ILD)，位于所述金屬柵極結構的各個側面上。在該集成電路中，所述柵極電介質是高_k電介質。在該集成電路中，所述電介質膜的厚度小于大約10nm。在該集成電路中，所述金屬包括銅，所述電介質膜包含氮氧化銅。在該集成電路中，所述金屬包括由銅、鈦、鉭、和鋁所構成的組中的至少兩種。在該集成電路中，所述電介質膜包含由氮氧化銅、氮氧化鈦、氮氧化鉭、氮氧化鋁、 和氮氧化鈦鋁所構成的組中的至少兩種。根據本專利技術的又一方面，提供了一種制造集成電路的方法，包括提供帶有高_k 電介質的襯底；在所述高_k電介質上方提供多晶硅柵極結構；在所述多晶硅柵極結構的頂面上形成硬掩模，并且在所述多晶硅柵極結構的側面上形成側壁結構；在形成所述硬掩模之后，對鄰近所述多晶硅柵極結構的所述襯底實施摻雜工藝；在所述摻雜工藝之后，去除所述硬掩模和所述多晶硅柵極結構，但是保留所述側壁結構的至少一部分，以形成溝槽；使用至少一種金屬材料填充所述溝槽，以形成金屬柵極；以及在所述金屬柵極的頂面上形成薄電介質層，并且將所述薄電介質層與所述金屬柵極的頂面自對準，所述薄電介質層包含所述金屬材料。在該方法中，所述金屬包括銅，所述電介質膜包含氮氧化銅。在該方法中，所述金屬包括由銅、鈦、鉭、和鋁所構成的組中的至少兩種。在該方法中，所述電介質膜包含由氮氧化銅、氮氧化鈦、氮氧化鉭、氮氧化鋁、和氮氧化鈦鋁所構成的組中的至少兩種。在該方法中，所述電介質膜的厚度小于大約10nm。在該方法中，形成所述薄電介質膜包括使用氧等離子體和含氮等離子體。附圖說明當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本專利技術。應該強調的是，根據工業中的標準實踐，各種部件沒有被按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。另外，為清楚起見，并不是所有的在圖中顯示的元件和部件都用數字標記出來。然而，應該理解，對稱的部件和器件將置于相似的位置。圖I示出的是根據本專利技術的一個實施例的一種制造具有金屬柵極堆疊件的半導體器件的方法的流程圖2-圖15是根據圖I的方法的處于各個制造階段的一種具有帶有金屬柵極堆疊件的η型MOSFET和ρ型MOSFET (NFET和PFET)的半導體器件的一個實施例的截面圖。具體實施方式應該理解，為了實施本公開的各個實施例的不同部件，以下描述提供了許多不同的實施例或實例。以下描述元件和布置的特定實例以簡化本公開。當然這些僅僅是實例并不用于限定。另外，本公開可能在各個實施例中重復參考數字和/或字母。這種重復只是為了簡明的目的且其本身并不表示各個實施例和/或所討論的結構之間的關系。而且，本公開中第一部件形成在第二部件上方包括其中第一部件和第二部件以直接接觸形成的實施例，并且還可包括其中額外的部件可能形成在第一部件和第二部件之間，使得第一部件和第二部件可能不直接接觸的實施例。圖I是根據一個實施例的制造半導體器件的方法100的流程圖。該半導體器件包括η型場效應晶體管(NFET)和ρ型場效應晶體管(PFET)，兩者均具有根據本專利技術的各個方面構造而成的金屬柵極堆疊電阻器。圖2至圖15是處于各個制造階段的并且根據一個或多個實施例構造的半導體結構200的截面圖。參考圖I至圖16，集中描述了半導體結構 200及其制造方法100。參考圖I和圖2，方法100從步驟102開始，該步驟提供了半導體襯底201并在該半導體襯底201上形成多晶硅柵極。半導體襯底201包含硅。可選地，該襯底包含鍺、硅鍺或其他適當的半導體材料。該半導體襯底還包括各種摻雜區域(如，η阱和P阱)。半導體襯底201包括隔離部件，例如，在襯底上形成淺溝槽隔離(STI) 202以將NFET晶體管和PFET 晶體管分隔開。STI部件的形成包括在襯底中蝕刻溝槽和使用一種或多種絕緣材料填充該溝槽(例如，氧化硅、氮化硅或氮氧化硅)。被填充的溝槽可以具有多層結構(例如，填充了溝槽的帶有氮化硅的熱氧化物襯墊層)。在一個實施例中，STI部件202經由一序列工藝制造而成，諸如生長焊盤氧化物，形成低壓化學汽相沉積(LPCV本文檔來自技高網...

【技術保護點】
一種制造集成電路的方法，所述方法包括：提供半導體襯底；在所述襯底的上方形成柵極電介質；在所述半導體襯底和所述柵極電介質的上方形成金屬柵極結構；在所述金屬柵極結構上形成薄電介質膜，所述薄電介質膜包含與所述金屬柵極的金屬相結合的氮氧化物；以及提供層間電介質(ILD)，位于所述金屬柵極結構的各個側面上。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：黃仁安，張啟新，楊仁盛，林大為，羅仕豪，葉志揚，林慧雯，高榮輝，涂元添，林煥哲，彭治棠，鄭培仁，楊寶如，莊學理，
申請(專利權)人：臺灣積體電路制造股份有限公司，
類型：發明
國別省市：