半導體器件的制作方法技術

本發明專利技術公開了一種半導體器件的制作方法，包括：a）提供半導體襯底，半導體襯底上形成有位于NMOS區域的第一柵極和位于PMOS區域的第二柵極；b）在NMOS區域和PMOS區域形成側墻氧化物層和位于側墻氧化物層上的高應力氮化物層；c）在PMOS區域的高應力氮化物層中摻雜鍺；d）對高應力氮化物層進行刻蝕，以在第一柵極和第二柵極的兩側形成側墻；以及e）執行退火工藝。本發明專利技術在減少工藝步驟的前提下，提高了NMOS區域中溝道區域的載流子遷移率，改善了NMOS器件的電學性能，并且不會對PMOS器件的電學性能產生影響。此外，由于根據本發明專利技術的方法未對高應力氮化物層分別進行刻蝕，因此保證其在NMOS區域和PMOS區域的厚度相同，進而避免對后續工藝產生不利影響。

【技術實現步驟摘要】

本專利技術涉及半導體制造工藝，尤其涉及一種。
技術介紹
隨著半導體技術發展到65nm技術節點甚至更小，在CMOS工藝中開始使用應力技術來提高半導體器件的性能。應力記憶技術(Stress Memorization Technology, SMTMt為一種廣泛使用的應力技術被用來提高NMOS器件的性能。在傳統的SMT工藝中，通常采用沉積應力層及源/漏退火工藝，以誘發應力于襯底 中，提高NMOS器件的溝道內的載流子遷移率，從而改善NMOS器件的電學性能。圖IA-IHS現有技術中的采用SMT工藝制作半導體器件過程中各步驟的示意圖。如圖IA所示，提供半導體襯底101。半導體襯底101上形成有柵極102A和102B，其中，柵極102A和102B分別包括柵氧化物層和柵極材料層。半導體襯底101可以包括NMOS區域和PMOS區域，NMOS器件的柵極102A位于NMOS區域，PMOS器件的柵極102B位于PMOS區域。在柵極102A和102B兩側的半導體襯底101中分別形成有淺摻雜區103A和103A’以及 103B 和 103B，。如圖IB所示，在半導體襯底101、柵極102A和102B上依次形成側墻氧化層104和側墻氮化娃層105。如圖IC所示，對側墻氧化層104和側墻氮化硅層105進行刻蝕，以在柵極102A的兩側形成側墻104A和105A，在柵極102B的兩側形成側墻104B和105B。如圖ID所示，分別以側墻104A和105A以及側墻104B和105B為掩膜進行摻雜，以在柵極102A兩側的半導體襯底101中形成源極106A和漏極106A’，在柵極102B兩側的半導體襯底101中形成源極106B和漏極106B’。如圖IE所示，在圖ID所示的半導體器件上依次形成緩沖氧化物層107和高應力氮化物層108。其中，緩沖氧化物層107用于避免所形成的高應力氮化物層108對柵極102A和102B損壞，并可用作高應力氮化物層108的刻蝕停止層。高應力氮化物層108用于在半導體襯底101中的溝道區域誘發相應的應力。如圖IF所示，在NMOS區域上形成光刻膠層109，并以光刻膠層109為掩膜，通過刻蝕去除PMOS區域上的高應力氮化物層108。如圖IG所示，去除光刻膠層109，并進行退火工藝，從而使得上述由于所沉積的高應力氮化物層108所引起的應力被記憶在NMOS區域，提高NMOS區域中溝道內載流子的遷移率。如圖IF所示，去除NMOS區域上的高應力氮化物層108。在上述工藝流程中，為了完全去除NMOS區域和PMOS區域的高應力氮化物層107，一般需要進行一定量的過刻蝕。即在上述刻蝕過程中，在完成對高應力氮化物層108的刻蝕后，還將對緩沖氧化層107進行一定量的刻蝕。因此，圖IF所示的PMOS區域的緩沖氧化層107在完成刻蝕工藝后，PMOS區域內的緩沖氧化層107的厚度將小于NMOS區域上的緩沖氧化層107的厚度。而在圖IH所示的去除NMOS區域上的高應力氮化物層108的工藝過程中，也需要進行一定量的過刻蝕，而此時NMOS區域和PMOS區域的緩沖氧化層107的厚度都將在過刻蝕過程中減小，進而將兩個區域內的緩沖氧化層107厚度的不等性傳遞下去。在實際工藝中，PMOS區域的緩沖氧化層207的厚度比NMOS區域的緩沖氧化層207的厚度小55-65埃左右，從而不利于后續的處理工藝的進行。此外，上述采用SMT工藝制作半導體器件的工藝過程復雜，因此延長了產品生產周期，并且提高的運行成本。因此，需要一種，以解決現有技術中存在的問題
技術實現思路
在
技術實現思路
部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本專利技術的
技術實現思路
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。為了解決現有技術中存在的問題，本專利技術提出了一種，包括a)提供半導體襯底，所述半導體襯底上形成有位于NMOS區域的第一柵極和位于PMOS區域的第二柵極山)在所述NMOS區域和所述PMOS區域形成側墻氧化物層和位于所述側墻氧化物層上的高應力氮化物層；c)在所述PMOS區域的高應力氮化物層中摻雜鍺；d)對所述高應力氮化物層進行刻蝕，以在所述第一柵極和所述第二柵極的兩側形成側墻；以及e)執行退火工藝。優選地，所述a)步驟提供的所述半導體襯底中，在所述第一柵極和所述第二柵極的兩側分別形成有淺摻雜區。優選地，所述方法在所述d)步驟之后還包括離子注入步驟，以在所述第一柵極和所述第二柵極兩側的所述半導體襯底中形成源極和漏極。優選地，所述高應力氮化物層所具有的應力為張應力。優選地，張應力的大小為500-1600兆帕。優選地，所述高應力氮化物層的厚度為200-600埃。優選地，所述c)步驟包括在所述NMOS區域上形成光刻膠層，以覆蓋所述NMOS區域的所述高應力氮化物層；在所述NMOS區域和所述PMOS區域進行注入工藝，以在所述PMOS區域的高應力氮化物層中摻雜鍺；以及去除所述光刻膠層。優選地，所述注入工藝中注入的所述鍺的劑量為2X 1014-5X IO14/平方厘米。優選地，所述離子注入工藝的注入能量為100_120KeV。優選地，所述退火工藝的退火溫度為500-1000°C。優選地，所述退火工藝所使用的氣體為氮氣。本專利技術使用高應力氮化物層作為側墻材料層來刻蝕形成PMOS區域和NMOS區域的柵極的側墻，并在PMOS區域的高應力氮化物層中摻雜鍺來釋放其應力，因此在減少工藝步驟的前提下，提高了 NMOS區域中溝道區域的載流子遷移率，改善了 NMOS器件的電學性能，并且不會對PMOS器件的電學性能產生影響。此外，由于根據本專利技術的方法未對高應力氮化物層分別進行刻蝕，因此保證其在NMOS區域和PMOS區域的厚度相同，進而避免對后續工藝產生不利影響。進一步，與現有技術相比可以看出，本專利技術的方法將SMT技術與側墻技術結合起來，因此明顯地減少了工藝步驟，進而縮短了生產周期，降低了運行成本。附圖說明本專利技術的下列附圖在此作為本專利技術的一部分用于理解本專利技術。附圖中示出了本專利技術的實施例及其描述，用來解釋本專利技術的原理。在附圖中， 圖1A-1H為現有技術中的采用SMT工藝制作半導體器件過程中各步驟的示意 圖2為根據本專利技術一個實施方式的采用SMT工藝制作半導體器件的流程圖；和圖3A-3F為根據本專利技術一個實施方式的采用SMT工藝制作半導體器件的工藝流程中各步驟所獲得的器件的剖視圖。具體實施方式 接下來，將結合附圖更加完整地描述本專利技術，附圖中示出了本專利技術的實施例。但是，本專利技術能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本專利技術的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。圖2為本文檔來自技高網...

【技術保護點】
一種半導體器件的制作方法，包括：a）提供半導體襯底，所述半導體襯底上形成有位于NMOS區域的第一柵極和位于PMOS區域的第二柵極；b）在所述NMOS區域和所述PMOS區域形成側墻氧化物層和位于所述側墻氧化物層上的高應力氮化物層；c）在所述PMOS區域的高應力氮化物層中摻雜鍺；d）對所述高應力氮化物層進行刻蝕，以在所述第一柵極和所述第二柵極的兩側形成側墻；以及e）執行退火工藝。

【技術特征摘要】

【專利技術屬性】
技術研發人員：鮑宇，鄧浩，張彬，平延磊，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：