浮柵閃存器件及其制備方法技術

本發明專利技術實施例公開了一種浮柵閃存器件及其制備方法。該浮柵閃存器件包括襯底和在所述襯底上層疊設置的隧穿氧化層、浮柵、阻擋絕緣層、控制柵，所述襯底上設置有源漏電極區，所述隧穿氧化層位于所述襯底之上；所述浮柵位于所述隧穿氧化層之上；所述阻擋絕緣層位于所述浮柵之上；所述控制柵位于所述阻擋絕緣層之上，其中，所述浮柵內設置有至少一層阻擋層。本發明專利技術實施例提供的浮柵閃存器件及其制備方法，通過在浮柵上設置阻擋層，對電子形成阻擋，減少了電子穿通浮柵的情況的發生，從而改善了閃存器件的編程效率，提高了閃存器件的存儲可靠性。

【技術實現步驟摘要】

本專利技術涉及半導體器件領域，具體來說，涉及非易失存儲器
，更具體而言，涉及一種浮柵閃 存器件及其制備方法。
技術介紹
非易失性存儲器是在斷電情況下依然能夠保持所存儲的數據的存儲器，而快閃存儲器(簡稱閃存)因為有著和傳統CMOS工藝兼容性好，以及可以多次擦寫數據等優點，一直是非易失存儲器市場的主流技術，被廣泛應用于各種產品中。手機，筆記本電腦，數碼相機和固態硬盤等存儲及通訊設備中的存儲部件一般都是閃存。現在市場上應用最廣的閃存是基于摻雜(如硼，磷)的多晶硅柵做浮置柵極與控制柵極的浮柵閃存，其結構如圖I所示，襯底11上設置有源漏電極區12，在襯底11上形成有隧穿氧化層13，隧穿氧化層13上形成有浮柵14，浮柵14上形成有阻擋絕緣層15，阻擋絕緣層15上形成有控制柵16。當閃存編程時，適當的電壓加在源漏電極區12，控制柵16和襯底11上，電子將會由溝道(圖I中未標明)及源漏電極區12穿過浮柵14下方的隧穿氧化層13進入并均勻分布于浮柵14之中。但是隨著閃存單元尺寸急劇的減小，浮柵閃存在等比例縮小的過程中遇到巨大的挑戰，其中重要的一點就是在浮柵14的厚度減薄之后，電子注入浮柵14后能量不能在浮柵14中完全耗散，而穿過浮柵14甚至阻擋絕緣層15，造成編程效率的下降，同時也降低了器件的可靠性。
技術實現思路
本專利技術實施例提供了一種，能夠改善閃存器件的編程效率，提高器件的可靠性。一方面，本專利技術實施例提供了一種浮柵閃存器件，包括襯底和在所述襯底上層疊設置的隧穿氧化層、浮柵、阻擋絕緣層、控制柵，所述襯底上設置有源漏電極區，所述隧穿氧化層位于所述襯底之上；所述浮柵位于所述隧穿氧化層之上；所述阻擋絕緣層位于所述浮柵之上；所述控制柵位于所述阻擋絕緣層之上，其中，所述浮柵內設置有至少一層阻擋層。另一方面，本專利技術實施例還提供了一種浮柵閃存器件的制備方法，包括在襯底之上開出浮柵區域窗口 ；在所述浮柵區域窗口上方形成隧穿氧化層；在所述隧穿氧化層之上形成浮柵，其中，所述浮柵內形成有至少一層阻擋層；在所述浮柵之上形成阻擋絕緣層；在所述阻擋絕緣層之上形成控制柵。與現有技術相比，本專利技術實施例所提供的浮柵閃存器件，通過在浮柵內部形成阻擋層，在閃存編程時，可以對注入浮柵的電子形成阻擋，有效減少了由于浮柵減薄導致電子穿通整個浮柵的情況的發生，從而改善了閃存器件的編程效率，提高了閃存器件的存儲可靠性。附圖說明為了更清楚地說明本專利技術實施例或現有技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本專利技術的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。通過附圖所示，本專利技術的上述及其它目的、特征和優勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本專利技術的主旨。圖I為現有技術浮柵閃存器件的結構示意圖；圖2為本專利技術一個實施例的浮柵閃存器件結構示意圖；圖3為本專利技術實施例一種浮柵閃存器件的制備方法流程圖；圖4為圖3所示實施例中在浮柵內形成一層阻擋層的方法流程圖；圖5 14為圖3所示實施例中制備浮柵閃存器件的示意圖。 下面將結合本專利技術實施例中的附圖，對本專利技術實施例中的技術方案進行清楚、完整的描述，顯然，所描述的實施例僅僅是本專利技術一部分實施例，而不是全部的實施例。基于本專利技術中的實施例，本領域普通技術人員在沒有作出創造性勞動前提下所獲得的所有其他實施例，都屬于本專利技術保護的范圍。其次，本專利技術結合示意圖進行詳細描述，在詳述本專利技術實施例時，為便于說明，表示裝置結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本專利技術保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。參見圖2，為本專利技術一個實施例的浮柵閃存器件結構示意圖。該浮柵閃存器件可以包括襯底21和在襯底21上層疊設置的隧穿氧化層23、浮柵29、阻擋絕緣層27、控制柵28。其中，襯底21可以是多晶硅襯底也可以是其它半導體襯底，襯底21上設置有源漏電極區22，層疊設置的隧穿氧化層23、浮柵29、阻擋絕緣層27、控制柵28具體可以是隧穿氧化層23位于所述襯底21之上；浮柵29位于隧穿氧化層23之上；阻擋絕緣層27位于浮柵29之上；控制柵28位于阻擋絕緣層27之上。如圖2所示，本實施例中該浮柵29內設置有一層阻擋層25。浮柵29包括第一浮柵24和第二浮柵26，阻擋層25位于第一浮柵24之上，第二浮柵26位于阻擋層25之上。阻擋層25在浮柵29中的位置可根據注入浮柵29的電子的數量和速度進行不同的設置，可以位于浮柵29中間位置(即第一浮柵24與第二浮柵26厚度相同)，或者阻擋層25位置偏上(即第一浮柵24比第二浮柵26厚度大)，或者阻擋層25位置偏下(即第一浮柵24比第二浮柵26厚度小)。阻擋層25的厚度可以根據形成阻擋層的材料和閃存器件的尺寸而定，例如，該阻擋層25的厚度范圍可以為Inm到5nm，在本專利技術的一個優選實施例中，阻擋層25的厚度為4nm。此外，為了適用于小尺寸的存儲結構，提高集成度，在任意實施例中，形成阻擋層的材料可以為任意已知的或者即將出現的介電常數較高且適合用作阻擋層的材料，例如SiO2、Al2O3或者TiN ;在本專利技術的一個優選實施例中，阻擋層25的材料為SiO2。需要指出的是，在圖2所示的實施例中，浮柵29內設置有一層阻擋層25，但此種情況僅為示例，浮柵內部可根據實際情況的需要設置更多層阻擋層，例如兩層，則浮柵可以包括第一浮柵、第二浮柵、第三浮柵，以及第一阻擋層和第二阻擋層，第一阻擋層位于第一浮柵之上，第二浮柵位于第一阻擋層之上，第二阻擋層位于第二浮柵之上，第三浮柵位于第二阻擋層之上。形成阻擋層的材料可以與圖2所示實例中阻擋層的材料相同，例如Si02、Al2O3或者TiN材料，其中，第一阻擋層和第二阻擋層的材料可以相同也可以不同；兩層阻擋層的厚度之和可以為Inm到5nm，兩層阻擋層可根據所處的位置不同而設置不同的厚度。由以上所述技術方案可知，本專利技術實施例提供的浮柵閃存器件，通過在浮柵內部設置阻擋層，對注入浮柵的電子起到阻擋作用，根據量子力學的原理，只有很少的隧穿電子可以穿過阻擋層而進入第二浮柵，而進入第二浮柵的電子能量減小，可能穿過阻擋絕緣層進入控制柵的電子數量更大大減小，因此，阻擋層可以大大減小可能從 第二浮柵中穿出的電子的數量，有效降低了電子穿通整個浮柵的情況的發生，從而改善了閃存器件的編程效率，提高了閃存器件的存儲可靠性。如圖3，為本專利技術實施例一種浮柵閃存器件的制備方法流程圖。該方法可以包括以下步驟步驟301，在襯底之上開出浮柵區域窗口。本步驟首先在襯底上形成源漏電極區，并開出浮柵區域窗口。具體的可以是，如圖5所示，在襯底31之上依次生長犧牲氧化硅層39和氮化硅層310，然后，如圖6所示，在生長有犧牲氧化硅層39和氮化硅層310的襯底上刻蝕(如使用光刻的方法)形成有源區；如圖7所示，在有源區進行摻雜，形成源漏電極32，如圖8所示，在去除犧牲氧化硅層39和氮化硅層310后即開出浮柵區域窗口。步驟302，在浮柵區域窗口上方形成隧穿氧化層33。如圖9所示，在浮柵區域窗口上方，通過生長或者淀積來形成本文檔來自技高網...

【技術保護點】
一種浮柵閃存器件，其特征在于，包括襯底和在所述襯底上層疊設置的隧穿氧化層、浮柵、阻擋絕緣層、控制柵，所述襯底上設置有源漏電極區，所述隧穿氧化層位于所述襯底之上；所述浮柵位于所述隧穿氧化層之上；所述阻擋絕緣層位于所述浮柵之上；所述控制柵位于所述阻擋絕緣層之上，其中，所述浮柵內設置有至少一層阻擋層。

【技術特征摘要】

【專利技術屬性】
技術研發人員：蔡一茂，武慧薇，梅松，黃如，
申請(專利權)人：北京大學，
類型：發明
國別省市：