MOS晶體管的結構及其形成方法技術

本發明專利技術的實施例提供了一種MOS晶體管，包括：半導體襯底；位于所述半導體襯底表面的柵絕緣層；位于所述柵絕緣層表面的柵電極層；位于所述柵絕緣層和柵電極層兩側、且位于所述半導體襯底表面的側墻；及位于所述柵絕緣層和柵電極層兩側、且位于所述半導體襯底內的源/漏極；位于所述柵絕緣層底部的半導體襯底內的摻雜層。相應的，本發明專利技術的實施例還提供了上述MOS晶體管的形成方法，本發明專利技術實施例的MOS晶體管載流子的遷移率高，柵極穩定性好。

【技術實現步驟摘要】

本專利技術涉及半導體制造
，尤其涉及一種MOS晶體管的結構及其形成方法。
技術介紹
隨著半導體制造技術的飛速發展，半導體器件為了達到更高的運算速度、更大的數據存儲量、以及更多的功能，半導體器件朝向更高的元件密度、更高的集成度方向發展。請參考圖I,現有技術中MOS晶體管,包括半導體襯底100 ;位于所述半導體襯底100內的淺溝槽隔離結構103 ；位于所述半導體襯底100表面的柵絕緣層107 ;及位于所述柵絕緣層107表面的柵電極層109 ;位于所述柵絕緣層107和柵電極層109兩側、且位于所述半導體襯底100表面的側墻111 ;位于所述柵絕緣層107和柵電極層109兩側、且位于所述半導體襯底100內的源極106和漏極105 ；隨著MOS晶體管朝著更高的集成度方向發展，MOS晶體管的柵極長度逐漸減小，即圖I中柵絕緣層107和柵電極層109沿半導體襯底100表面方向的尺寸逐漸變小，現有技術的MOS晶體管的溝道區的載流子的遷移率較低。更多的關于MOS晶體管的形成方法及結構請參考美國專利“US20080043588”的專利申請文件。
技術實現思路
本專利技術解決的問題是提供一種增加溝道區的載流子的遷移率的MOS晶體管的結構及其形成方法。為解決上述問題，本專利技術提供了一種MOS晶體管的形成方法，包括提供半導體襯底，所述半導體襯底表面形成有柵絕緣層、位于所述柵絕緣層表面的偽柵電極層、位于所述柵絕緣層和偽柵電極層兩側的半導體襯底表面的側墻、及位于所述柵絕緣層和偽柵電極層兩側的半導體襯底內的源/漏極；形成覆蓋所述半導體襯底和所述側墻的介質層，所述介質層與所述偽柵電極層的表面齊平；去除所述偽柵電極層，形成暴露出所述柵絕緣層的開口 ；在所述開口正下方的半導體襯底內形成摻雜層；在所述開口內形成位于所述柵絕緣層表面的柵電極層；去除所述介質層，暴露出所述半導體襯底和側墻。可選地，所述摻雜層的形成工藝為離子注入工藝；所述離子注入工藝中注入的離子包括N+、C+、F+中的一種或多種組合?？蛇x地,所述離子注入工藝的參數范圍為能量為5kev 30kev ;劑量為1E13/cm2 IE15/cm2?？蛇x地，所述離子注入工藝為磁濺射離子注入工藝?？蛇x地，所述離子注入工藝中的離子的注入方向與所述半導體襯底表面的法線方向呈O 15°夾角?？蛇x地，所述柵絕緣層中包括N+、C+、F+中的一種或多種組合?？蛇x地，所述柵絕緣層的形成工藝為原位蒸汽氧化沉積工藝。一種MOS晶體管的形成方法，包括提供半導體襯底，所述半導體襯底表面形成有偽柵絕緣層、位于所述偽柵絕緣層表面的偽柵電極層、位于所述偽柵絕緣層和偽柵電極層兩側的半導體襯底表面的側墻、及位于所述偽柵絕緣層和偽柵電極層兩側的半導體襯底內的源/漏極； 形成覆蓋所述半導體襯底和所述側墻的介質層，所述介質層與所述偽柵電極層的表面齊平；去除所述偽柵電極層和偽柵絕緣層，形成暴露所述半導體襯底的開口 ；在所述開口正下方的半導體襯底內形成摻雜層；在所述開口內形成位于所述半導體襯底表面的柵絕緣層、位于所述柵絕緣層表面的柵電極層；去除所述介質層，暴露出所述半導體襯底和側墻。可選地，所述摻雜層的形成工藝為離子注入工藝；所述離子注入工藝中注入的離子包括N+、C+、F+中的一種或多種組合?？蛇x地,所述離子注入工藝的參數范圍為能量為5kev 30kev ;劑量為1E13/cm2 IE15/cm2?？蛇x地，所述離子注入工藝為磁濺射離子注入工藝；所述磁濺射離子注入工藝的能量為 O. 5kev 4kev，劑量為 IE13/cm2 IE15/cm2 可選地，所述離子注入工藝中的離子的注入方向與所述半導體襯底表面的法線方向呈O 15°夾角?？蛇x地，所述柵絕緣層的形成工藝為原位蒸汽氧化沉積工藝。一種MOS晶體管的結構，包括半導體襯底；位于所述半導體襯底表面的柵絕緣層；位于所述柵絕緣層表面的柵電極層；位于所述柵絕緣層和柵電極層兩側、且位于所述半導體襯底表面的側墻；及位于所述柵絕緣層和柵電極層兩側、且位于所述半導體襯底內的源/漏極；位于所述柵絕緣層底部的半導體襯底內的摻雜層。可選地，所述摻雜層中的包含的離子為N+、C+、F+中的一種或多種組合?？蛇x地，所述摻雜層的離子濃度為lE17/cm3 lE21/cm3?？蛇x地，所述柵絕緣層中包括N+、C+、F+中的一種或多種組合。與現有技術相比，本專利技術具有以下優點本專利技術的實施例在柵絕緣層底部的半導體襯底內即溝道區內形成摻雜層，有效抑制了溝道區內摻雜雜質的擴散，提高了載流子的遷移率。進一步的，本專利技術實施例采用離子注入工藝在柵絕緣層表面注入N+、C+、F+中的一種或多種組合到半導體襯底內形成摻雜層，所述離子注入工藝將原本邊緣厚度高于中間的柵絕緣層的形狀進行了修正，避免了鳥嘴效應；并且，所述柵絕緣層中也包括N+、C+、F+中的一種或多種組合，有效降低了柵極的漏電流，柵極的穩定性好。附圖說明圖I是現有技術的MOS晶體管的剖面結構示意圖；圖2是本專利技術第一實施例的MOS晶體管的形成方法的流程示意圖；圖3 圖6是本專利技術第一實施例的MOS晶體管的形成過程的剖面結構示意圖；圖7是本專利技術第二實施例的MOS晶體管的形成方法的流程示意圖；圖8 圖10是本專利技術第二實施例的MOS晶體管的形成過程的剖面結構示意圖。具體實施方式 由
技術介紹
可知，隨著現有的MOS晶體管柵極長度的持續縮小，晶體管的溝道區的載流子遷移率降低。本專利技術實施例的專利技術人經過研究后發現，隨著晶體管柵極長度的持續縮小，氧化增強擴散(Oxidation-Enhanced Diffusion, 0ED)成為影響溝道區的硼離子和磷離子擴散的關鍵因素，由于OED效應，造成了瞬態增強擴散效應(Transistent-EnhancedDiffusion, TED)，而瞬態增強效應不僅造成晶體管的短溝道效應，而且影響了晶體管的溝道區的載流子遷移率。本專利技術實施例的專利技術人經過進一步研究后發現，在溝道區內摻雜離子形成摻雜層，可以抑制溝道區的摻雜雜質例如硼離子和磷離子的擴散，抑制了瞬態增強效應，可以提高溝道區的載流子遷移率。為使本專利技術的上述目的、特征和優點能夠更加明顯易懂，下面結合附圖對本專利技術的具體實施方式做詳細的說明。在下面的描述中闡述了很多具體細節以便于充分理解本專利技術。但是本專利技術能夠以很多不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本專利技術內涵的情況下做類似推廣，因此本專利技術不受下面公開的具體實施例的限制。其次，本專利技術利用示意圖進行詳細描述，在詳述本專利技術實施例時，為便于說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是實例，其在此不應限制本專利技術保護的范圍。此外，在實際制作中應包含長度、寬度及深度的三維空間尺寸。第一實施例請參考圖2，本專利技術第一實施例的MOS晶體管的形成方法，包括步驟S201，提供半導體襯底；所述半導體襯底表面形成有柵絕緣層；位于所述柵絕緣層表面的偽柵電極層；位于所述柵絕緣層和偽柵電極層兩側、且位于所述半導體襯底表面的側墻；及位于所述柵絕緣層和偽柵電極層兩側、且位于所述半導體襯底內的源/漏極；步驟S203，形成覆蓋所述半導體襯底和所述側墻的介質層，所述介質層與所述偽柵電極層的表面齊平；步驟S205，去除所述偽柵電極層，形成暴露出本文檔來自技高網...

【技術保護點】
一種MOS晶體管的形成方法，包括：提供半導體襯底，所述半導體襯底表面形成有柵絕緣層、位于所述柵絕緣層表面的偽柵電極層、位于所述柵絕緣層和偽柵電極層兩側的半導體襯底表面的側墻、及位于所述柵絕緣層和偽柵電極層兩側的半導體襯底內的源/漏極；其特征在于，還包括：形成覆蓋所述半導體襯底和所述側墻的介質層，所述介質層與所述偽柵電極層的表面齊平；去除所述偽柵電極層，形成暴露出所述柵絕緣層的開口；在所述開口正下方的半導體襯底內形成摻雜層；在所述開口內形成位于所述柵絕緣層表面的柵電極層；去除所述介質層，暴露出所述半導體襯底和側墻。

【技術特征摘要】

【專利技術屬性】
技術研發人員：趙猛，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：