基于CML邏輯的相位檢測器制造技術

本發明專利技術涉及集成電路技術領域，公開了一種基于CML邏輯的相位檢測器，包括相互連接的采樣模塊和比較模塊，所述采樣模塊包括由CML鎖存器組成的多條采樣支路，用于對輸入的數據信號進行采樣，所述比較模塊用于比較所述多條采樣支路的采樣數據，得到相位比較結果。首先，本發明專利技術所采用的鎖存器均為CML邏輯，處理差分信號，提高其高頻下的抗干擾能力，其次，本發明專利技術通過拆分鎖存器尾電流源，有效節約了電路在鎖存狀態時的功耗，從而有效降低了整個相位檢測電路的功耗，基于以上兩點，本發明專利技術實現了在保證相位誤差滿足系統抖動要求的前提下，降低了的功耗。

【技術實現步驟摘要】

本專利技術涉及集成電路
，特別是涉及一種基于CML邏輯的相位檢測器。
技術介紹
相位檢測器廣泛應用于鎖相電路及時鐘恢復模塊中，其相位檢測精確度直接決定了電路的抖動性能。相比于靜態CMOS電路，CML(電流模式邏輯)邏輯具有低信號擺幅的特征。隨著數據傳輸速率的不斷提高，當串行數據傳輸速率達到lOGbpslOGbps時，CML邏輯電路的高速性能愈發顯著，使其逐漸取代CMOS邏輯并被廣泛應用于串行高速數據傳輸。 文獻[I]首次提出的MOS電流模式邏輯風格實施千兆赫MOS自適應管道技術。從那以后被廣泛使用，以實現超高速緩沖區、鎖存器、復用器與解復用器，分頻器。比起靜態CMOS電路，CML電路可以以較低的信號電壓和更高的頻率工作在較低的電源電壓。但是，CML邏輯風格比起CMOS反相器有更多的靜態功率損耗。因此在保證相位檢測器的精確度滿足要求的前提下降低電路功耗是十分必要的。以上提到的參考文獻如下[I]M. Mizuno, M. Yamashina, K. Furuta, H. Igura, H. Abiko, K. Okabe, A. 0no, andH. Yamada, “A GHz MOS adaptive pipeline technique using MOS current-modelogic, ” IEEE J. Solid-State Circuits, vol. 31, pp. 784-791, June 1996.
技術實現思路
(一)要解決的技術問題本專利技術要解決的技術問題是如何在保證基于CML邏輯的相位檢測器的相位誤差滿足系統抖動要求的前提下，降低基于CML邏輯的相位檢測器的功耗。(二)技術方案為了解決上述技術問題，本專利技術提供一種基于CML邏輯的相位檢測器，包括相互連接的采樣模塊和比較模塊，所述采樣模塊包括由CML鎖存器組成的多條采樣支路，用于對輸入的數據信號進行采樣，所述比較模塊用于比較所述多條采樣支路的采樣數據，得到相位比較結果。優選地，所述采樣模塊包括三條采樣支路，第一條和第二條采樣支路分別包括三個CML鎖存器，第三條采樣支路包括兩個CML鎖存器，三條采樣支路末端的CML鎖存器由同一個相位為零的時鐘控制，所述比較模塊包括兩個CML異或門，第一條采樣支路的采樣數據輸入到第一 CML異或門的第一輸入端,第二條米樣支路的米樣數據分別輸入到第一 CML異或門的第二輸入端以及第二 CML異或門的第一輸入端，第三條采樣支路的采樣數據輸入到第二 CML異或門的第二輸入端。優選地，每個CML鎖存器包括兩個尾電流源Il和12，六個晶體管麗1 MN6以及兩個電阻Rl和R2，其中，電阻Rl的第一端分別與晶體管麗I的漏極、麗3的漏極以及MN4的柵極連接，R2的第一端分別與晶體管MN2的漏極、麗3的柵極以及MN4的漏極連接，且R1、R2的第一端輸出一對差分信號，麗I、麗2的柵極輸入一對差分信號，麗I、麗2的源極連接MN5的漏極，MN3、MN4的源極連接MN6的漏極，MN5、MN6的柵極分別由差分時鐘信號CLKp和CLKn控制，CLKp和CLKn信號相位相反，MN5的源極連接Il的一端，MN6的源極連接12的一端。優選地，電阻Rl、R2的第二端均接同一外部電源，尾電流源II、12的另一端均接地。優選地，麗I、麗2的寬長比均小于或等于lu/150n，麗3、MN4的寬長比均大于或等于 2u/150n。優選地，電阻Rl、R2均為多晶硅電阻。(三)有益效果 上述技術方案具有如下優點首先，本專利技術所采用的鎖存器均為CML邏輯，處理差分信號，提高其高頻下的抗干擾能力，其次，本專利技術通過拆分鎖存器尾電流源，有效節約了電路在鎖存狀態時的功耗，從而有效降低了整個相位檢測電路的功耗，基于以上兩點，本專利技術實現了在保證相位誤差滿足系統抖動要求的前提下，降低了的功耗。附圖說明圖I是B. Razavi提出的半速率相位檢測器框圖；圖2是P. Heydari和R. Mohanavelu在[2]中提出的再生型CML鎖存器原理圖；圖3是本專利技術所使用的再生型CML鎖存器原理圖；圖4、圖5是本專利技術所使用的再生型CML鎖存器數據采樣輸出波形；圖6、圖7是不同情況下三條采樣支路的采樣輸出波形和相位比較結果輸出。具體實施例方式下面結合附圖和實施例，對本專利技術的具體實施方式作進一步詳細描述。以下實施例用于說明本專利技術，但不用來限制本專利技術的范圍。本專利技術的基于CML邏輯的相位檢測器中引入了再生型CML相位鎖存器將現有的普通CML鎖存器換成一種再生型CML鎖存器，即給電路的跟隨支路和鎖存支路分別提供兩個獨立的尾電流源，使兩部分可以分別得到優化，進而減少不必要的電路功耗。本專利技術的相位檢測器框架是基于B. Razavi提出的一種半速率相位檢測器結構，即采樣時鐘頻率是工作頻率的一半。整體電路包括相互連接的采樣模塊和比較模塊，所述采樣模塊包括由CML鎖存器組成的多條采樣支路，用于對輸入的數據信號進行采樣，所述比較模塊用于比較所述多條采樣支路的采樣數據，得到相位比較結果，整個電路也可以分為兩部分一、CML鎖存器構成的三條信號采樣支路；二、兩個異或門用于比較三條支路的采樣結果。第一部分中的CML鎖存器將使用再生型鎖存器，用兩個獨立的尾電流源分別為輸入跟隨對管和交叉耦合對管提供電流。在跟隨支路部分，輸入跟隨對管寬長比取lu/150n，使其高頻下的寄生電容較小；另一方面，尾電流源偏置電流較大，提高輸入對管的跨導值，以保證跟隨支路的高頻小信號增益。在鎖存支路部分，由于對尾電流源的偏置電流要求不高，可以將耦合對管的寬長比取2u/150n，以獲得足夠的跨導值，從而保持小信號增益。通過以上改進，可降低鎖存器在鎖存狀態時的功耗，考慮到鎖存器是相位檢測器的主要構成部分，因此將顯著降低整個相位檢測電路的功耗。本專利技術基于B. Razavi提出的半速率相位檢測器結構，所采用的模塊均為CML邏輯，處理差分信號，提高其高頻下的抗干擾能力。該相位檢測器主要包括8個CML鎖存器和2個CML異或門。如圖I所示，該專利技術CML相位檢測器包括兩個部分第一部分是8個再生型CML鎖存器組成的三條數據采樣通路；第二部分為2個CML異或門電路。第一部分中三條支路由一組正交差分時鐘信號(0、90、180、270分別代表采樣時鐘相位)控制對輸入的數據信號進行采樣，得到三個采樣結果分別為Dlri, Dn, Dn+1，每條支路末端的一個鎖存器由相位為零的時鐘控制，確保三條支路同步輸出采樣結果。值得注意的是，這里并沒有使用觸發器，而是采用至少兩個鎖存器級聯，這樣在確保電路功能正確的前提下減少了每條支路的延遲，進而減少了整個相位檢測器的延遲。其中引進的再生型CML鎖存器結構是在P. Heydari和R. Mohanavelu在[2](P. Heydari and R. Mohanaveluj “Design of Ultrahigh-speed and low power CMOSCML buffers and lacthes，，，IEEET. Very Large Scale Integration Systems, vol . 12, pp1081-1093，0ct2004)中提出的再生型鎖存器(如圖2所示)基礎上改進的。本本文檔來自技高網...

【技術保護點】
一種基于CML邏輯的相位檢測器，其特征在于，包括相互連接的采樣模塊和比較模塊，所述采樣模塊包括由CML鎖存器組成的多條采樣支路，用于對輸入的數據信號進行采樣，所述比較模塊用于比較所述多條采樣支路的采樣數據，得到相位比較結果。

【技術特征摘要】
1.一種基于CML邏輯的相位檢測器，其特征在于，包括相互連接的采樣模塊和比較模塊，所述采樣模塊包括由CML鎖存器組成的多條采樣支路，用于對輸入的數據信號進行采樣，所述比較模塊用于比較所述多條采樣支路的采樣數據，得到相位比較結果。2.如權利要求I所述的相位檢測器，其特征在于，所述采樣模塊包括三條采樣支路，第一條和第二條采樣支路分別包括三個CML鎖存器，第三條采樣支路包括兩個CML鎖存器，三條采樣支路末端的CML鎖存器由同一個相位為零的時鐘控制，所述比較模塊包括兩個CML異或門，第一條采樣支路的采樣數據輸入到第一 CML異或門的第一輸入端，第二條采樣支路的采樣數據分別輸入到第一 CML異或門的第二輸入端以及第二 CML異或門的第一輸入端，第三條采樣支路的采樣數據輸入到第二 CML異或門的第二輸入端。3.如權利要求2所述的相位檢測器，其特征在于，每個CML鎖存器包括兩個尾電流源Il和12，六個晶體管麗MN6以...

【專利技術屬性】
技術研發人員：王源，楊海玲，張雪琳，賈嵩，杜剛，張興，
申請(專利權)人：北京大學，
類型：發明
國別省市：