用于捷變信號控制的數字數據延遲方法技術

本發明專利技術公開了一種用于捷變信號控制的數字數據延遲方法，其包括以下步驟：S1、根據數據延遲時間以及參考時鐘計算得出FPGA芯片內部的移位寄存器存儲深度；根據數據延遲時間精度以及參考時鐘計算所需移相時鐘個數；S2、利用移位寄存器以及時鐘實現第一數據延遲；S3、利用FPGA芯片內部的鎖相環產生相位不同的時鐘；S4、根據當前延遲數據位所需延遲時間選擇時鐘；S5、利用選擇的時鐘實現第二數據延遲；S6、最終實現第一數據和第二數據之和的延遲。本發明專利技術解決捷變頻信號發生以及分析技術在研制過程中所急需解決的信號同步控制輸出的問題。

【技術實現步驟摘要】

本專利技術涉及一種數字數據延遲方法，特別是涉及一種。
技術介紹
隨著雷達、通信、電子偵察與電子干擾、精確制導等武器裝備的測試發展需求，迫切需要進行寬帶捷變頻信號發生及分析技術的研究工作，解決切換時間達百ns量級并具備模擬仿真功能的寬帶捷變頻信號產生及分析技術難題，由于信號產生以及傳輸過程中所需要的時間在幾百納秒以上。為此，只有精確設計好傳輸延遲時間以及相應開關的相對動作時間，才有可能實現百ns量級的切換速度，這就需要對其相對時序進行精確調整才能保 證，因此捷變信號數據高精度延遲控制問題必須得到解決。在研究過程中，一般整機提供的公共參考時鐘頻率較低，如何利用低頻時鐘實現高精度數字延時電路設計，是本技術的關鍵所在。目前采用低頻時鐘實現高精度數據延遲的方案主要由單片機、CPLD(ComplexProgrammable Logic Device,復雜可編程邏輯器件，EPM7128S型號)、延時電路等組成，以下利用IOOMHz時鐘實現ns級數據延遲為例進行說明，其電路原理框圖如圖I所示。其中高精度可編程延時電路采用高速ECL (Emitter-Coupled Logic，射極耦合邏輯)電路完成小于IOns延時電路的功能，通過10位并行端口進行數據的初始化，設置延遲時間，對于輸入脈沖就可以在O IOns范圍內任意延遲輸出。由單片機、CPLD(EPM7128S)、延時電路組成的ns級數據延遲控制電路方案電路設計比較復雜，軟件調試工作量較大。
技術實現思路
本專利技術所要解決的技術問題是提供一種，其解決捷變頻信號發生以及分析技術在研制過程中所急需解決的信號同步控制輸出的問題。本專利技術是通過下述技術方案來解決上述技術問題的一種，其特征在于，其包括以下步驟SI、根據數據延遲時間以及參考時鐘計算得出FPGA芯片內部的移位寄存器存儲深度；根據數據延遲時間精度以及參考時鐘計算所需移相時鐘個數；S2、利用移位寄存器以及時鐘實現第一數據延遲；S3、利用FPGA芯片內部的鎖相環產生相位不同的時鐘；S4、根據當前延遲數據位所需延遲時間選擇時鐘；S5、利用選擇的時鐘實現第二數據延遲；S6、最終實現第一數據和第二數據之和的延遲。優選地，所述移位寄存器為N位移位寄存器，移位寄存器存儲深度為N。優選地，所述往移位寄存器中存儲一個數據，直到存儲完N個數據后，第N+1個時鐘到來的時候存儲第N+1個數據，同時第一個存儲的數據輸出，第N+2個時鐘到來存儲第N+2個數據，同時第二個存儲的數據輸出，依此類推。本專利技術的積極進步效果在于本專利技術利用低頻時鐘以及FPGA內部集成模塊實現高精度數據延遲，以滿足捷變信號同步輸出控制要求。該數據延遲方法具有需求時鐘低、精度高、體積小、易調試等特點。本專利技術主要用于捷變信號控制的數據延遲。附圖說明圖I為現有IOOMHz時鐘實現ns級數據延遲的原理框圖。圖2為本專利技術的流程圖。圖3為本專利技術移位寄存器的原理框圖。 圖4為本專利技術鎖相環的原理框圖。具體實施例方式下面結合附圖給出本專利技術較佳實施例，以詳細說明本專利技術的技術方案。如圖2所示，本專利技術主要利用低頻時鐘(aMHz)(低頻時鐘與參考時鐘、時鐘CLK是一樣的)、FPGA(Field-Programmable Gate Array,現場可編程門陣列)芯片內部的移位寄存器和鎖相環來實現數據的高精度(bns)延遲控制。本專利技術包括以下步驟SI、根據數據延遲時間以及參考時鐘計算得出FPGA芯片內部的移位寄存器存儲深度N ;根據數據延遲時間精度以及參考時鐘計算所需移相時鐘個數m ;N和m為自然數。S2、利用N位移位寄存器以及時鐘CLK實現(1000/a)ns數據(第一數據)延遲；S3、利用FPGA芯片內部的鎖相環產生m個相位不同的時鐘；S4、根據當前延遲數據位所需延遲時間選擇時鐘CLKk ；S5、利用選擇的時鐘CLKk實現K(1000/ma)ns數據(第二數據)延遲；S6、最終實現 DelayTime = (1000/a)ns+k(1000/ma)ns 的數據(總數據，即第一數據和第二數據之和)延遲。本專利技術利用移位寄存器可以實現(1000/a)ns的延時控制；然后用鎖相環來實現(1000/ma)ns延時控制，即延時步進時間為(1000/a)ns+k(1000/ma)ns。如圖3所示，設置移位寄存器存儲深度為N。每來一個時鐘，往移位寄存器中存儲一個數據，直到存儲完N個數據后，第N+1個時鐘到來的時候存儲第N+1個數據，同時第一個存儲的數據輸出，第N+2個時鐘到來存儲第N+2個數據，同時第二個存儲的數據輸出，依此類推。因此，利用移位寄存器可以實現(1000N/a)ns的數據延遲。例如在FPGA中設計一個存儲深度為10的移位寄存器，時鐘為IOOMHz，則送入FPGA中的數據經過IOX (1/lOOMHz) = IOOns后輸出。利用IOOMHz時鐘以及存儲深度為10的移位寄存器實現了 DelayTime = IOX (l/100MHz) = IOOns的數據延遲。因此，利用移位寄存器和aVz時鐘，即可以 DelayTime = NX (1/aMHz) = (1000N/a)ns 的數據延遲。本專利技術中k(1000/ma)ns的延時控制主要通過鎖相環來實現。這一實現方法主要是利用鎖相環產生m個aMHz的相位不同的控制時鐘CLKO-----CLKm-I。其中利用CLKO作為移位寄存器的控制時鐘，CLKl-CLK m-Ι作為D觸發器時鐘來控制數據分別(1000/ma)ns-(m-l) (1000/ma) ns后輸出，具體如圖4所示。下面以IOOMHz時鐘，在FPGA內部設計鎖相環產生5個CLK為例進行說明。接下來，利用IOOMHz時鐘以及利用鎖相環產生的CLK1-CLK5實現延時52ns、4ns、76ns為例進行設計仿真。以ini為基準，設計in2_in4相對于ini輸出延時分別為52ns、4ns、76ns。out2、out3、out4相對于outl而言分別延時輸出51. 85ns、3. 6ns、75. 6ns,與我們預期設計的延遲時間52ns、4ns、76ns相比誤差為O. 15ns、0. 4ns、0. 4ns，在誤差允許范圍之內。因此利用本專利技術可以利用較低頻率的時鐘實現高精度數據延遲控制從而解決捷變頻信號發生器在研制過程中信號同步控制輸出的問題。 本領域的技術人員可以對本專利技術進行各種改型和改變。因此，本專利技術覆蓋了落入所附的權利要求書及其等同物的范圍內的各種改型和改變。本文檔來自技高網...

【技術保護點】
一種用于捷變信號控制的數字數據延遲方法，其特征在于，所述數字數據延遲方法，其包括以下步驟：S1、根據數據延遲時間以及參考時鐘計算得出FPGA芯片內部的移位寄存器存儲深度；根據數據延遲時間精度以及參考時鐘計算所需移相時鐘個數；S2、利用移位寄存器以及時鐘實現第一數據延遲；S3、利用FPGA芯片內部的鎖相環產生相位不同的時鐘；S4、根據當前延遲數據位所需延遲時間選擇時鐘；S5、利用選擇的時鐘實現第二數據延遲；S6、最終實現第一數據和第二數據之和的延遲。

【技術特征摘要】
1.一種用于捷變信號控制的數字數據延遲方法，其特征在于，所述數字數據延遲方法，其包括以下步驟 S1、根據數據延遲時間以及參考時鐘計算得出FPGA芯片內部的移位寄存器存儲深度；根據數據延遲時間精度以及參考時鐘計算所需移相時鐘個數； S2、利用移位寄存器以及時鐘實現第一數據延遲； S3、利用FPGA芯片內部的鎖相環產生相位不同的時鐘； S4、根據當前延遲數據位所需延遲時間選擇時鐘； S5、利用選擇的時鐘實現第二數據延遲； S6...

【專利技術屬性】
技術研發人員：時慧，樊曉騰，劉亮，左永峰，李增紅，王鵬，趙立新，劉盛，周俊杰，
申請(專利權)人：中國電子科技集團公司第四十一研究所，
類型：發明
國別省市：