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本發明公開了一種用于捷變信號控制的數字數據延遲方法，其包括以下步驟：S1、根據數據延遲時間以及參考時鐘計算得出FPGA芯片內部的移位寄存器存儲深度；根據數據延遲時間精度以及參考時鐘計算所需移相時鐘個數；S2、利用移位寄存器以及時鐘實現第一數...該專利屬于中國電子科技集團公司第四十一研究所所有，僅供學習研究參考，未經過中國電子科技集團公司第四十一研究所授權不得商用。
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本發明公開了一種用于捷變信號控制的數字數據延遲方法，其包括以下步驟：S1、根據數據延遲時間以及參考時鐘計算得出FPGA芯片內部的移位寄存器存儲深度；根據數據延遲時間精度以及參考時鐘計算所需移相時鐘個數；S2、利用移位寄存器以及時鐘實現第一數...