用于鈍化完整性測試的嵌入式結構制造技術

本發明專利技術涉及一種用于測試覆蓋半導體器件的鈍化層（１０８）的完整性的方法和系統。將導電材料的結構層（１０４）沉積到所述半導體器件的襯底（１０２）的至少一部分頂部表面上。所述結構層（１０４）包括多個帶（１０４．１，１０４．２），所述多個帶與至少兩個觸點（１０６．１，１０６．２）相連，并且設置在至少一部分頂部表面上，使得連續帶（１０４．１，１０４．２）或所述帶（１０４．１，１０４．２）的連續部分與不同的觸點（１０６．１，１０６．２）相連。將鈍化層（１０８）沉積到所述襯底（１０２）的至少一部分頂部表面和所述結構層（１０４）上，使得將所述鈍化層（１０８）的材料設置在導電材料的帶（１０４．１，１０４．２）之間、并且設置在所述結構層（１０４）的頂部上。然后將導電材料沉積到所述鈍化層（１０８）上，并且測量所述至少兩個觸點（１０６．１，１０６．２）之間的電阻。依賴于所述測量的電阻，確定與關于所述鈍化層（１０８）的完整性有關的指示。

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術通常涉及半導體器件領域，更具體地，涉及用于測試覆蓋半導體器件的鈍 化層完整性的方法和系統。
技術介紹
半導體器件用于大多數現代電子裝置和電氣裝置。半導體器件的制造包括光刻和 化學步驟的多步驟序列，在此期間在由諸如硅及其各種化合物之類的半導體材料制成的晶 片上逐漸地產生電路。半導體器件的最上層稱作鈍化層。所述鈍化層保護襯底免于損壞， 例如在后續制造步驟期間保護襯底免于刮傷以及防止沾污物到達下面的層。半導體器件的許多可觀察故障已經歸因于鈍化層中諸如針孔和裂縫之類的缺陷。 在沉積鈍化層期間以及在沉積后處理期間產生鈍化層中的缺陷。用于檢測鈍化層中缺陷的一種方法是使用顯微鏡的光學檢查。然而，使用這種方 法通常不可以確定缺陷是否實際上穿透所述鈍化層，因此幾乎不可能檢測到針孔。用于確定鈍化層完整性的現有技術測試的其他情況是諸如正磷酸測試之類的化 學測試。然而，正磷酸測試也不會揭示所有缺陷，并且正磷酸測試也不會將這種測試用于有 機鈍化層，例如所述有機鈍化層由例如聚酰亞胺構成，因為這種酸消耗了聚酰亞胺。非常需要克服這些缺陷，并且提供一種用于測試覆蓋半導體器件的鈍化層的完整 性的方法和系統。
技術實現思路
根據本專利技術，提出了一種用于測試鈍化層完整性的方法。將導電材料結構層沉積 到半導體器件的至少一部分襯底頂部表面上。所述結構層包括多個帶，所述帶與至少兩個觸點相連，并且設置在至少一部分所 述頂部表面上，使得連續帶和所述帶的連續部分之一與不同的觸點相連。將鈍化層設置于 所述襯底和所述結構層的至少一部分頂部表面上，使得將鈍化層的材料設置于導電材料的 帶之間以及所述結構層的頂部上。然后將導電材料沉積到鈍化層上，并且測量所述至少兩 個觸點之間的電阻。依賴于所測量的電阻來確定對于鈍化層完整性的表示。根據本專利技術，提出了一種測試鈍化層完整性的方法，所述方法還包括將具有觸點 的導電材料層和電絕緣材料層插入到襯底的頂部表面和結構層之間；以及測量導電材料層 的觸點和結構層的至少兩個觸點焊盤之一之間的電阻。根據本專利技術，還提出了一種測試鈍化層完整性的系統，所述系統包括半導體器件 的襯底。將導電材料的結構層設置在襯底的至少一部分頂部表面上。所述結構層包括與至 少兩個觸點相連的多個帶，設置所述觸點使得連續的帶或所述帶的連續部分與不同觸點相 連。所述至少兩個觸點用于與電路相連，所述電路用于測量所述至少兩個觸點之間的電阻， 并且用于依賴于所述電阻提供測量信號。所述測量信號指示沉積到所述襯底的至少一部分頂部表面和所述結構層上的鈍化層的完整性，其中這樣沉積所述鈍化層，使得將鈍化層材 料設置在導電材料帶之間以及所述結構層的頂部上。根據本專利技術，提出了一種測試鈍化層完整性的方法，所述鈍化層還包括導電材料 層和插入到所述襯底頂部表面和所述結構層之間的電絕緣材料層。所述導電材料層包括用 于與電子電路相連的觸點，所述電子電路用于測量所述導電材料層的觸點和所述結構層的 至少兩個觸點的至少一個之間的電阻。附圖說明現在將結合附圖描述本專利技術的典型實施例，其中圖1是示出了根據本專利技術的半導體器件的襯底的截面圖的簡化方框圖，所述半導 體器件具有根據本專利技術的用于測試鈍化層完整性的嵌入式結構的第一實施例；圖2a和2b是根據圖1所示的嵌入式結構的本專利技術的結構層的兩個實施例的頂視 圖的簡化方框圖；圖2是示出了根據本專利技術的性能計算站的網絡的簡化方框圖；圖3是示出了圖1所示的襯底截面圖的簡化方框圖，所述襯底具有根據本專利技術沉 積到鈍化層上的導電材料；圖4是示出了根據本專利技術的用于確定鈍化層完整性的電子電路的簡化方框圖，所 述電子電路用于測量兩個觸點之間的電阻；圖5是示出了根據本專利技術的用于測試鈍化層完整性的方法的簡化流程圖；圖6是示出了半導體器件的襯底的截面圖的簡化方框圖，所述半導體器件具有根 據本專利技術的用于測試鈍化層完整性的嵌入式結構的第二實施例；以及圖7a和7b是根據圖6所示嵌入式結構的本專利技術的導電材料層的兩個實施例的頂 視圖的簡化方框圖。具體實施例方式介紹以下描述以便使得本領域普通技術人員能夠實現和使用本專利技術，并且提出了 具體應用的上下文條件極其要求。對所公開實施例的各種修改對于本領域普通技術人員而 言是易于理解的，并且在不脫離本專利技術范圍的情況下，這里所限定的一般原理可以應用于 其他實施例和應用。因此，本專利技術并非意欲局限于所公開的實施例，但是根據與這里所公開 的原理和特征一致的最寬范圍。參考圖1，示出了半導體器件的襯底的截面圖，所述半導體器件具有根據本專利技術的 用于測試鈍化層完整性的嵌入式結構100的第一實施例。在襯底102的至少一部分頂部 表面上，例如所述頂部表面覆蓋例如芯片上系統(SoC)之類的芯片的功能部件上面的區域 103，設置導電材料的結構層104。所述結構層104包括分別與至少兩個接觸焊盤106. 1和 106. 2相連的多個帶104. 1和104. 2，例如將所述接觸焊盤放置在所述區域103外部。這 樣設置所述帶104. 1和104. 2，使得連續的帶104. 1和104. 2和所述帶104. 1和104. 2的 連續部分與不同的接觸焊盤相連，即帶104. 1與接觸焊盤106. 1相連，帶104. 2與接觸焊 盤106. 2相連。將鈍化層108沉積到所述襯底102至少一部分頂部表面和所述結構層104 上，使得將所述鈍化層108的材料設置在帶104. 1和104. 2之間、以及所述結構層104的頂部上，在所述至少兩個接觸焊盤106. 1和106. 2的每一個的表面積的至少預定部分上缺少 結構層104。可選地，將例如諸如SiO2之類的氧化物層，電絕緣層插入到襯底102和結構層 104的頂部表面之間，例如當所述襯底102結束時具有金屬層時。例如，所述結構層104例如使用標準薄膜沉積技術，由諸如鋁、銅或金之類的金屬 構成。例如，所述鈍化層108使用標準沉積技術，由諸如聚酰亞胺、SiO2或Si3N4構成。參考圖2a和2b，示出了所述結構層104的兩個實施例的頂視圖。如圖2a所示的 結構層104包括多個實質上筆直的帶104. 1和104. 2，所述筆直的帶104. 1和104. 2實質上 彼此平行地朝向，其中所述帶104. 1與接觸焊盤106. 1相連，以及所述帶104. 2與接觸焊盤 106. 2相連，使得所述連續的帶104. 1和104. 2分別與不同的接觸焊盤106. 1和106. 2相連。 可選地，如圖2b所示，所述結構層104包括處于兩個纏繞螺旋形式。明顯的是，本領域的普 通技術人員將達到各種其他結構，所述其他結構提供與不同的接觸焊盤106. 1和106. 2相 連的連續的帶104. 1和104. 2和所述帶104. 1和104. 2的連續部分。所述帶104. 1和104. 2具有預定的寬度，并且將連續的帶104. 1和104. 2或所述 帶104. 1和104. 2的連續部分以彼此相距預定更多距離設置。例如，確定所述寬度和距離， 使得能夠實現鈍化層108中的針孔的檢測。例如，對于在SoC應用中100 μ m*100 μ m的覆 蓋區域103，將所述寬度和距離確定為在0. 1 μ m至10 μ m的范圍。多個連續的帶或者帶的 連續部分的提供導致金屬盒非金屬的多個交替，本文檔來自技高網...

【技術保護點】
一種方法，包括：提供半導體器件的襯底（１０２）；在所述襯底（１０２）的至少一部分頂部表面上提供導電材料結構層（１０４），所述結構層包括多個帶（１０４．１，１０４．２），所述多個帶與至少兩個觸點（１０６．１，１０６．２）相連，并且設置在所述至少一部分頂部表面上，使得連續的帶（１０４．１，１０４．２）或所述帶（１０４．１，１０４．２）的連續部分與不同的觸點（１０６．１，１０６．２）相連；將鈍化層（１０８）沉積到所述襯底（１０２）的所述至少一部分頂部表面以及所述結構層（１０４）上，使得將所述鈍化層（１０８）的材料設置在導電材料的帶（１０４．１，１０４．２）之間、并且設置在所述結構層（１０４）的頂部上；將導電材料沉積到所述鈍化層（１０８）上；測量所述至少兩個觸點（１０６．１，１０６．２）之間的電阻；以及依賴于所測量的電阻，確定關于所述鈍化層（１０８）的完整性的指示。

【技術特征摘要】
【國外來華專利技術】...

【專利技術屬性】
技術研發人員：露西A魯斯韋耶，雅克蘭塞巴斯蒂恩，帕特里斯加芒，多明克喬恩，
申請(專利權)人：NXP股份有限公司，
類型：發明
國別省市：NL[荷蘭]