柵氧化層完整性測試結構及測試方法技術

一種柵氧化層完整性測試結構及測試方法，所述測試結構包括：襯底，所述襯底具有隔離結構、和由隔離結構限定的有源區；位于所述有源區的多個間隔排列的測試單元，所述測試單元包括：晶體管，所述晶體管包括：位于所述襯底上的柵氧化層、和位于所述柵氧化層上的柵極，柵極兩端具有延伸至所述隔離結構上方的第一測試端和第二測試端；與所述第一測試端接觸、并電連接的第一接觸插塞；與所述第二測試端接觸、并電連接的第二接觸插塞。解決了利用現有包含多個小面積測試單元的柵氧化層完整性測試結構進行測試時，測試方法較為復雜的問題。

【技術實現步驟摘要】

本專利技術涉及半導體
，特別是涉及一種。
技術介紹
在半導體器件的制造過程中，為了對制造工藝進行監控，保證半導體器件的可靠性，通常的做法是在器件中形成測試結構(testkey)，用于一些關鍵參數的測試。在CMOS工藝中，柵氧化層是器件結構中的重要結構，柵氧化層應該是一個理想的介質層，其中沒有影響其絕緣特性的缺陷，但是，在制造過程中如離子擴散侵入、俘獲電荷等因素都會影響柵氧化層的質量。柵氧化層完整性(Gate Oxide Integrity,簡稱GOI)測試是驗證柵氧化層質量的測試過程。在半導體器件的制造過程中，一般都要形成專門的測試結構用于柵氧化層完整性測試，檢測柵氧化層中是否存在缺陷，防止柵氧化層缺陷造成器件的可靠性下降。傳統的柵氧化層完整性測試中通常采用大面積測試結構。但是，隨著半導體技術的發展，半導體器件尺寸越來越小，大面積測試結構會給半導體制造工藝帶來諸多的不良影響。為了解決該問題，現有測試結構采用包含多個小面積測試單元的測試結構。但是，利用該包含多個小面積測試單元的測試結構進行柵氧化層完整性測試時，需先進行電學測量，再根據進一步的失效分析才能檢測出柵氧化層的具體失效位置，使得測試方法較為復雜。
技術實現思路
本專利技術要解決的問題是:利用現有包含多個小面積測試單元的柵氧化層完整性測試結構進行測試時，測試方法較為復雜。為解決上述問題，本專利技術提供了一種柵氧化層完整性測試結構，包括:襯底，所述襯底具有隔離結構、和由所述隔離結構限定的有源區；位于所述有源區的多個間隔排列的測試單元，所述測試單元包括:晶體管，所述晶體管包括:位于所述襯底上的柵氧化層、和位于所述柵氧化層上的柵極，所述柵極兩端具有延伸至所述隔離結構上方的第一測試端和第二測試端；與所述第一測試端接觸、并電連接的第一接觸插塞；與所述第二測試端接觸、并電連接的第二接觸插塞。可選的，所有所述測試單元的第一接觸插塞電連接在一起?？蛇x的，所有所述測試單元排列成矩形陣列?？蛇x的，所述柵氧化層為低k介質層或高k介質層?？蛇x的，所述柵極為多晶硅柵極或金屬柵極?？蛇x的，所述晶體管還包括:位于所述柵極兩側的源極和漏極。另外，本專利技術還提供了一種柵氧化層完整性測試方法，包括:提供上述任一柵氧化層完整性測試結構；檢測任一所述測試單元位置的柵氧化層完整性，包括:通過所述第一接觸插塞向所述測試單元的第一測試端施加輸入電信號；通過所述第二接觸插塞讀取所述測試單元的第二測試端的輸出電信號；將所述輸出電信號與測試標準進行比較，判斷此測試單元位置的柵氧化層完整性是否符合要求；重復所述檢測任一所述測試單元位置的柵氧化層完整性步驟，直至所有所述測試單元位置的柵氧化層完整性均測試完。可選的,所述輸入電信號、輸出電信號均為電壓，且所述輸入電信號恒定。可選的，所述將所述輸出電信號與測試標準進行比較，判斷此測試單元位置的柵氧化層完整性是否符合要求為:若所述輸出電信號恒定、并比輸入電信號大參考值，則此測試單元位置的柵氧化層完整性不符合要求，所述參考值為正數；否則，此測試單元位置的柵氧化層完整性符合要求?？蛇x的，所述參考值大于等于所述輸入電信號?？蛇x的，所述晶體管還包括:位于所述柵極兩側的源極和漏極；所述檢測任一所述測試單元位置的柵氧化層完整性步驟中，所述源極和漏極接地。與現有技術相比，本專利技術的技術方案具有以下優點:柵氧化層完整性測試結構包含多個測試單元，測試單元的柵極具有與第一接觸插塞電連接的第一測試端、和與第二接觸插塞電連接的第二測試端。通過向各個測試單元的第一接觸插塞施加輸入電信號、從第二接觸插塞讀取輸出電信號，可以直接分別檢測出各個測試單元位置的柵氧化層完整性是否符合要求，從而能夠檢測出柵氧化層的具體失效位置，而無需進一步的失效分析，使得測試方法變得簡單?！靖綀D說明】圖1是本專利技術具體實施例中柵氧化層完整性測試結構的俯視圖；圖2是沿圖1中AA方向的截面圖；圖3是利用本專利技術具體實施例的柵氧化層完整性測試結構，進行柵氧化層完整性測試的方法示意圖；圖4是本專利技術具體實施例的柵氧化層完整性測試方法中輸入電壓及輸出電壓隨時間的變化示意圖?！揪唧w實施方式】如前所述，利用現有包含多個小面積測試單元的柵氧化層完整性測試結構進行測試時，測試方法較為復雜。為了解決該問題，本專利技術提供了一種改進的柵氧化層完整性測試結構，該測試結構包含多個測試單元，測試單元的柵極具有與第一接觸插塞電連接的第一測試端、和與第二接觸插塞電連接的第二測試端。通過向各個測試單元的第一接觸插塞施加輸入電信號、從第二接觸插塞讀取輸出電信號，可以直接分別檢測出各個測試單元位置的柵氧化層完整性是否符合要求，從而能夠檢測出柵氧化層的具體失效位置，而無需進一步的失效分析，使得測試方法變得簡單。為使本專利技術的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本專利技術的具體實施例做詳細的說明。圖1是本專利技術具體實施例中柵氧化層完整性測試結構的俯視圖，圖2是沿圖1中AA方向的截面圖。如圖1和圖2所示，柵氧化層完整性測試結構包括:襯底1，襯底I具有隔離結構2、和由隔離結構2限定的有源區3。在本實施例中，襯底I為硅襯底，隔離結構2為淺溝槽隔離結構。位于有源區3的多個間隔排列的測試單元4，圖中僅以一個測試單元4為例，所有測試單元4可以排列成矩形陣列。測試單元4包括:晶體管，所述晶體管包括:位于襯底I上的柵氧化層41、和位于柵氧化層41上的柵極42，柵極42的兩端具有延伸至隔離結構2上方的第一測試端421和第二測試端422 ;位于柵極42兩側的源極和漏極(未圖示)。與第一測試端421接觸、并電連接的第一接觸插塞51，與第二測試端422接觸、并電連接的第二接觸插塞52。在本實施例中，所有測試單元4的第一接觸插塞51電連接在一起，所有測試單元4的第二接觸插塞52彼此未電連接。由于柵極42的第一測試端421、第二測試端422均位于隔離結構2上方，使得第一接觸插塞51和第二接觸插塞52未設置在對應柵介質層41的位置，避免了在利用該測試結構進行柵氧化層完整性測試時會造成不良的影響。在本實施例中，所述晶體管為MOS晶體管。在其他實施例中，所述晶體管也可以為其他種類的晶體管。在本實施例中，柵氧化層41為氧化硅，厚度為幾納米至幾萬納米。在其他實施例中，柵氧化層41也可以為其他種類的低k介質層或高k介質層。在本實施例中，柵極42為多晶硅柵極。在其他實施例中，柵極42也可以為金屬柵極。在本實施例中，第一接觸插塞51和第二接觸插塞52為鎢塞。第一接觸插塞51上方可以形成與第一接觸插塞51電連接的金屬墊(未圖示)，第二接觸插塞52上方也可以形成與第二接觸插塞52電連接的金屬墊(未圖示)。下面對利用本實施例的柵氧化層完整性測試結構，進行柵氧化層完整性測試的其中一種方法進行介紹。圖3是利用本專利技術具體實施例的柵氧化層完整性測試結構，進行柵氧化層完整性測試的方法示意圖，圖中以包含排列成4X4陣列的多個測試單元的柵氧化層完整性測試結構為例。結合圖3所示，提供上述實施例的柵氧化層完整性測試結構，使測試單元4中晶體管的源極和漏極接地，通過第一接觸插塞51向測試單元4的第一測試端421施加輸入電信號。由當前第1頁1 2 本文檔來自技高網...

【技術保護點】
一種柵氧化層完整性測試結構，其特征在于，包括：襯底，所述襯底具有隔離結構、和由所述隔離結構限定的有源區；位于所述有源區的多個間隔排列的測試單元，所述測試單元包括：晶體管，所述晶體管包括：位于所述襯底上的柵氧化層、和位于所述柵氧化層上的柵極，所述柵極兩端具有延伸至所述隔離結構上方的第一測試端和第二測試端；與所述第一測試端接觸、并電連接的第一接觸插塞；與所述第二測試端接觸、并電連接的第二接觸插塞。

【技術特征摘要】

【專利技術屬性】
技術研發人員：廖淼，
申請(專利權)人：中芯國際集成電路制造上海有限公司，
類型：發明
國別省市：上海;31