半導體器件柵氧化層完整性的測試結構制造技術

本發明專利技術揭露了一種半導體器件柵氧化層完整性的測試結構，包括：有源區；所述多個淺槽隔離為塊狀，設置于所述有源區中；所述多個柵極結構平行間隔的覆蓋于所述淺槽隔離上。利用本發明專利技術提供的半導體器件柵氧化層完整性的測試結構可以監測出多晶硅柵邊緣和淺槽隔離邊緣相接近處的應力對柵氧化層造成的影響，并通過缺陷分析可以有效的避免淺槽隔離邊緣的應力對柵邊緣的刻蝕的負面影響。

【技術實現步驟摘要】

本專利技術涉及半導體制造
，特別涉及一種半導體器件柵氧化層完整性的測 試結構。
技術介紹
隨著半導體技術的不斷發展，集成電路中的M0S晶體管的柵氧化層的厚度也由 20-30nm降至lnm以下。柵氧化層不斷向薄膜方向發展，而電源電壓卻不宜降低，在較高的 電場強度下。勢必使柵氧化層的性能成為一個突出的問題。柵氧抗電性能不好將引起M0S 器件電參數不穩定，如闡值電壓漂移，跨導下降、漏電流增加等，進一步可引起柵氧的擊 穿，導致器件的失效，使整個集成電路陷入癱瘓狀態。因此，柵氧化層的可靠性變的至關重 要，而柵氧化層的可靠性問題主要討論缺陷密度(Defect Density)問題和與時間有關的介 質擊穿(TDDB :Time Dependent Dielectric Breakdown)問題，多年來這些問題一直是超大 規模集成電路可靠性研究領域關注的熱點，也是限制集成度提高的重要原因。柵氧化層完整性(G0I)測試主要監測評估柵氧化層受外在因素的影響，這些因素 包括制程中產生的缺陷或者微粒。現有技術G0I測試結構主要監測有源區，多晶硅柵邊緣， 淺槽隔離邊緣的缺陷，請參見圖1A至圖1C，現有技術的G0I測試結構主要有以下類型請參見圖1A，其所示的G0I測試結構為有源區類型方形的多晶硅柵110覆蓋方 形的有源區120，該結構擁有最大的有源區面積，用以監測有源區120的應力(stress)對柵 氧化層造成的影響。請參見圖1B，其所示的G0I測試結構為多晶硅柵邊緣類型條狀多晶硅柵130覆 蓋方形有源區140，該結構擁有最大的多晶硅柵邊緣長度，用以監測條狀多晶硅柵130邊緣 的應力對柵氧化層造成的影響。請參見圖1C，其所示的G0I測試結構為淺槽隔離邊緣類型方形多晶硅柵150覆 蓋包括條狀淺槽隔離160的有源區170，該結構擁有最大的淺槽隔離邊緣長度，用以監測淺 槽隔離160邊緣的應力對柵氧化層造成的影響。然而由于工藝的發展，對G0I的測試技術也提出了新的挑戰，特別是隨著柵氧化 層厚度的變化，新材料的引入，傳統的G0I測試方法已經遠遠不能滿足工藝的進步。在現有技術中，G0I測試結構只是注重在柵有源區，多晶硅柵邊緣，淺槽隔離邊緣 的應力對柵氧化層造成的影響進行監測，然而這些結構卻忽略了對多晶硅柵邊緣和淺槽 隔離邊緣相接近處的應力所產生的影響，而淺槽隔離邊緣的應力對多晶硅柵邊緣的刻蝕 有負面的影響，請參見圖2，其所示為STI剖面結構示意圖，據圖可知在有源區210的平面 區上生長出的柵氧化膜厚度220為26人，而在頂角區域，由于受到擠壓應力，氧化膜厚度 只有20-24人。這種厚度不均勻會造成兩個嚴重的后果一是導致雙峰效應(double-hump effect) ；二是影響柵介質層的可靠度，即柵氧化層完整性G0I。對于采用STI工藝的M0S器 件，邊緣電場的作用會造成器件的閾值電壓(thereshold voltage, Vth)在接近STI區域降 低，產生寄生的低閾值電壓M0S管，惡化了器件在亞閾值區域的性能。而且較薄的氧化膜的3擊穿特性差，通常在G0I測試中最早失效的區域就是在STI邊緣。由于現有技術中的G0I測試結構忽略對這部分進行缺陷分析，導致器件因這部分 存在缺陷而失效的情況時有發生，特別是隨著柵氧化層厚度的減小，和新材料的應用，如高 介電常數的材料和新型金屬柵的應用，以上問題導致器件失效的問題變的日益突出。
技術實現思路
本專利技術旨在解決現有技術中的柵氧化層完整性測試結構忽略對柵氧化層邊緣和 淺槽隔離邊緣相接近處的缺陷，導致器件因這部分存在缺陷而失效的情況時有發生的問題。有鑒于此，本專利技術提供一種半導體器件柵氧化層完整性的測試結構，包括有源 區；所述多個淺槽隔離為塊狀，設置于所述有源區中；所述多個柵極結構平行間隔的覆蓋 于所述淺槽隔離上。進一步的，所述柵極結構包括柵極及柵氧化層。進一步的，所述柵極為多晶硅或金屬柵。進一步的，所述柵氧化層為氧化層，氮化層或高介電常數材料層。利用本專利技術提供的半導體器件柵氧化層完整性的測試結構可以監測出對多晶硅 柵邊緣和淺槽隔離邊緣相接近處的應力對柵氧化層造成的影響，并通過缺陷分析可以有效 的避免淺槽隔離邊緣的應力對柵邊緣的刻蝕的負面影響。附圖說明圖1A至圖1C所示為現有技術中的柵氧化層完整性的測試結構示意圖；圖2所示為淺槽隔離剖面結構示意圖；圖3A及3B所示為本專利技術一實施例提供的半導體器件柵氧化層完整性的測試結構 示意圖；圖4A至4D所示為本專利技術另一實施例提供的半導體器件柵氧化層完整性的測試結 構示意圖；圖5A至5C所示為本專利技術另一實施例提供的半導體器件柵氧化層完整性的測試結 構示意圖。具體實施例方式為使本專利技術的技術特征更明顯易懂，下面結合附圖，給出具體實施例，對本專利技術做 進一步的描述。本專利技術的實施例提供一種半導體器件柵氧化層完整性的測試結構，該測試結構， 包括有源區；所述多個淺槽隔離(STI)離為塊狀，設置于所述有源區中；所述多個柵極結 構平行間隔的覆蓋于所述淺槽隔離上。其中所述柵極結構包括柵極及柵氧化層。所述柵極為多晶硅或金屬柵。所述柵 氧化層為氧化層，氮化層或高介電常數材料層。請參見圖3A，3B，該兩圖為本專利技術一實施例提供的具有稀疏型設置的離為塊狀淺 槽隔離的半導體器件柵氧化層完整性的測試結構示意圖。其中圖3A中的淺槽隔離320位于柵極結構330下方，圖3B中的淺槽隔離320’位于柵極結構330’之間。當設置于有源區310，310’中的柵極結構330，330’覆蓋于稀疏型設置的離塊狀淺槽隔離320，320，時，此時淺槽隔離320，320，的邊緣對柵極結構330，330，邊緣產生的一個應力，其中應力的方向是沿著方塊形的淺槽隔離320，320’的對角方向施加于柵極結構 330，330邊緣，因而此結構可以監測到設置的塊狀淺槽隔離結構對柵極結構330，330’邊緣的一個應力產生的影響。請參見圖4A至4D，該四圖為本專利技術另一實施例提供的具有致密型設置的離為塊狀淺槽隔離的半導體器件柵氧化層完整性的測試結構示意圖。請參見圖4A，方塊淺槽隔離420的平行排列，并與柵極結構420相交，當設置于有源區410中的柵極結構430覆蓋于該緊密型的塊狀淺槽隔離420時，垂直于柵極結構430排列的塊狀淺槽隔離420相鄰很近，因而會同時對柵極結構430的邊緣產生兩個應力，所產生的兩個應力的方向分別沿著方塊形的淺槽隔離420對角線的方向施加于柵極結構430邊緣，因此，該結構可以監測到淺槽隔離的邊緣對柵極結構邊緣的兩個方向上的應力的影響。請參見圖4B，其中致密塊狀淺槽隔離420’位于柵極結構430’下方。當設置于有源區410’中的柵極結構430’覆蓋于緊密型的塊狀淺槽隔離420’時，此時塊狀淺槽隔離420’相鄰很近，相鄰的兩個塊狀淺槽隔離420’，會同時對柵極結構430’的邊緣產生兩個應力，所產生的兩個應力的方向分別沿著方塊形的淺槽隔離420’對角線的方向施加于柵極結構430’邊緣，因而該結構可以監測到淺槽隔離的邊緣對柵極結構邊緣的兩個方向上的應力的影響。請參見圖4C，其中致密塊狀淺槽隔離420”位于柵極結構430”之間，靠近淺槽隔離 420”的柵極結構430”邊緣會受到相鄰的兩個塊狀淺槽隔離420”對其邊緣產生本文檔來自技高網...

【技術保護點】
一種半導體器件柵氧化層完整性的測試結構，其特征在于，包括：有源區；所述多個淺槽隔離為塊狀，設置于所述有源區中；所述多個柵極結構平行間隔的覆蓋于所述淺槽隔離上。

【技術特征摘要】

【專利技術屬性】
技術研發人員：高超，
申請(專利權)人：上海宏力半導體制造有限公司，
類型：發明
國別省市：31[中國|上海]