半導體器件及其形成方法技術

一種半導體器件及其形成方法，方法包括：提供襯底；形成位于襯底上的柵極結構和位于柵極結構兩側襯底內的源漏摻雜層；在所述襯底上形成介質層，所述介質層覆蓋柵極結構和源漏摻雜層；在介質層內形成位于源漏摻雜層上的第一溝槽，所述第一溝槽底部表面低于柵極結構頂部表面；在所述第一溝槽側壁形成第一側墻，所述第一側墻的介電常數高于介質層；形成第一側墻后，在所述第一溝槽底部介質層內形成第二溝槽，且所述第一溝槽和第二溝槽貫通，所述第二溝槽暴露出源漏摻雜層；在所述第一溝槽和第二溝槽內形成插塞。所述方法提高了半導體器件的性能。

【技術實現步驟摘要】
半導體器件及其形成方法
本專利技術涉及半導體制造領域，尤其涉及一種半導體器件及其形成方法。
技術介紹
隨著半導體制造技術的飛速發展，半導體器件朝著更高的元件密度，以及更高的集成度的方向發展。器件作為最基本的半導體器件，目前正被廣泛應用，傳統的平面器件對溝道電流的控制能力變弱，產生短溝道效應而導致漏電流，最終影響半導體器件的電學性能。為了克服器件的短溝道效應，抑制漏電流，現有技術提出了鰭式場效應晶體管(FinFET)，鰭式場效應晶體管是一種常見的多柵器件，鰭式場效應晶體管的結構包括：位于半導體襯底表面的鰭部和隔離層，所述隔離層覆蓋部分所述鰭部的側壁，且隔離層表面低于鰭部頂部；位于隔離層表面，以及鰭部的頂部和側壁表面的柵極結構；位于所述柵極結構兩側的鰭部內的源區和漏區。然而，現有技術形成的半導體器件的性能較差。
技術實現思路
本專利技術解決的技術問題是提供一種半導體器件及其形成方法，以提高半導體器件的性能。為解決上述技術問題，本專利技術實施例提供一種半導體器件的形成方法，包括：提供襯底；形成位于襯底上的柵極結構和位于柵極結構兩側襯底內的源漏摻雜層；在所述襯底上形成介質層，所述介質層覆蓋柵極結構和源漏摻雜層；在介質層內形成位于源漏摻雜層上的第一溝槽，所述第一溝槽底部表面低于柵極結構頂部表面；在所述第一溝槽側壁形成第一側墻，所述第一側墻的介電常數高于介質層；形成第一側墻后，在所述第一溝槽底部介質層內形成第二溝槽，且所述第一溝槽和第二溝槽貫通，所述第二溝槽暴露出源漏摻雜層；在所述第一溝槽和第二溝槽內形成插塞。(格式)可選的，所述第一溝槽底部表面距離柵極結構頂部表面的距離為第一距離；所述第一距離與第二溝槽的深度比為1:1.5～1:2.5。可選的，所述第一距離為8nm～25nm。可選的，所述第二溝槽的深度為15nm～40nm。可選的，所述第一側墻的形成方法包括：在第一溝槽內和介質層上形成第一側墻材料層；回刻蝕所述第一側墻材料層，直至暴露出介質層頂部表面，形成所述第一側墻。可選的，所述第一側墻的厚度為3nm～6nm。可選的，所述第一側墻的材料包括：氧化硅、氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。可選的，形成所述插塞之前，還包括：在所述第二溝槽底部形成金屬硅化物層。可選的，所述插塞的材料為金屬，所述金屬包括：鎢、鈷、鈦或鎳。可選的，所述第一溝槽頂部尺寸大于底部尺寸，所述第一溝槽側壁與襯底表面呈鈍角。可選的，所述第二溝槽頂部尺寸大于底部尺寸，所述第二溝槽側壁與襯底表面呈鈍角。可選的，所述第二溝槽的形成方法包括：以所述第一側墻為掩膜，刻蝕第一溝槽底部的介質層，直至暴露出源漏摻雜層，在介質層內形成第二溝槽。可選的，刻蝕所述第一溝槽底部的介質層的工藝包括：各向異性的干法刻蝕工藝或者各向異性的濕法刻蝕工藝。可選的，所述插塞的形成方法包括：在所述第一溝槽和第二溝槽內、以及介質層表面形成插塞材料層；平坦化所述插塞材料層，直至暴露出介質層表面，在所述第一溝槽和第二溝槽內形成所述插塞。相應的，本專利技術還提供一種采用上述任一項方法所形成的半導體器件，包括：襯底；位于所述襯底上的柵極結構和位于柵極結構兩側的襯底內的源漏摻雜層；位于所述襯底上的介質層，所述介質層覆蓋柵極結構和源漏摻雜層；位于所述源漏摻雜層上的介質層內的第一溝槽，所述第一溝槽底部表面低于柵極結構頂部表面；位于所述第一溝槽側壁的第一側墻，所述第一側墻的介電常數高于介質層；位于介質層內的第二溝槽，所述第二溝道位于第一溝槽底部，且所述第一溝槽和第二溝槽貫通，所述第二溝槽暴露出源漏摻雜層；位于所述第一溝槽和所述第二溝槽內的插塞。與現有技術相比，本專利技術實施例的技術方案具有以下有益效果：本專利技術技術方案提供的半導體器件的形成方法中，第一溝槽距離柵極結構較近，位于第一溝槽內的插塞與柵極結構之間需要更強的隔離效果，通過在第一溝槽側壁形成第一側墻，增強位于第一溝槽內的插塞與柵極結構之間的隔離。位于第一溝槽內的插塞與柵極結構之間的寄生電容為第一電容；位于第二溝槽內的插塞與柵極結構之間的寄生電容為第二電容。柵極結構與插塞之間的寄生電容為第一電容和第二電容之和，位于第一溝槽內的插塞與柵極結構之間僅通過介質層隔離，第二電容較小，柵極結構與插塞之間的寄生電容也較小，從而使得半導體器件的性能得到提升。附圖說明圖1是一種半導體器件形成過程的結構示意圖；圖2至圖7是本專利技術一實施例中半導體器件形成過程的結構示意圖。具體實施方式正如
技術介紹
所述，現有技術的半導體器件的性能較差。一種半導體器件，參考圖1，圖1是一種半導體器件的結構示意圖，包括：襯底100，襯底100表面具有鰭部110和隔離層101，所述隔離層101覆蓋部分鰭部110側壁；橫跨鰭部110的柵極結構120；位于柵極結構120兩側的鰭部110內的源漏摻雜層130；位于襯底上的介質層140，所述介質層140覆蓋源漏摻雜層130頂部表面以及柵極結構120側壁和頂部表面；位于介質層140內的導電結構150，所述導電結構150與所述源漏摻雜層130相連接，覆蓋部分源漏摻雜層130頂部和側壁表面；位于導電結構150側壁的第一側墻160。上述實施例中，所述導電結構150的形成方法為，在所述介質層140內形成凹槽；在所述凹槽內形成導電結構150。采用刻蝕工藝形成所述凹槽，刻蝕工藝形成的凹槽頂部尺寸大于底部尺寸，且所述凹槽側壁傾斜，則位于凹槽內的導電結構150自頂部至底部尺寸不斷縮小。自柵極結構120頂部至底部，導電結構150的尺寸不斷縮小，則柵極結構120與導電結構150之間的最小距離為柵極結構120頂部與導電結構150的距離，柵極結構120和導電結構150之間通過介質層隔離，為更好的隔離柵極結構120和導電結構，一種方法為在導電結構150側壁形成第一側墻160，所述第一側墻的材料為氮化硅，所述介質層的材料為氧化硅，所述氮化硅的介電常數相對于氧化硅較高，隔離效果更佳。然而氮化硅的介電常數較高，導致柵極結構120與導電結構150之間的寄生電容較大，從而導致半導體器件形成較差。本專利技術中，在介質層內形成第一溝槽，所述第一溝槽底部表面低于柵極結構頂部表面；在所述第一溝槽側壁形成第一側墻，所述第一側墻的介電常數高于介質層；在所述第一溝槽底部介質層內形成第二溝槽，且所述第一溝槽和第二溝槽貫通；在所述第一溝槽和第二溝槽內形成插塞，所述插塞與源漏摻雜層相連接。柵極結構與第一溝槽內的插塞之間通過介質層和第一側墻隔離，隔離效果較好。柵極結構與第一溝槽內的插塞之間的寄生電容為第一電容；柵極結構與第二溝槽內的插塞之間的寄生電容為第二電容。柵極結構與插塞之間的寄生電容為第一電容和第二電容之和，柵極結構與第二溝槽內的插塞之間通過介質層隔離，第二電容較小，柵極結構與插塞之間的寄生電容也較小，所述方法提高了半導體器件的性能。為使本專利技術的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本專利技術的具體實施例做詳本文檔來自技高網...

【技術保護點】
1.一種半導體器件的形成方法，其特征在于，包括：/n提供襯底；/n形成位于襯底上的柵極結構和位于柵極結構兩側襯底內的源漏摻雜層；/n在所述襯底上形成介質層，所述介質層覆蓋柵極結構和源漏摻雜層；/n在介質層內形成位于源漏摻雜層上的第一溝槽，所述第一溝槽底部表面低于柵極結構頂部表面；/n在所述第一溝槽側壁形成第一側墻，所述第一側墻的介電常數高于介質層；形成第一側墻后，在所述第一溝槽底部介質層內形成第二溝槽，且所述第一溝槽和第二溝槽貫通，所述第二溝槽暴露出源漏摻雜層；/n在所述第一溝槽和第二溝槽內形成插塞。/n

【技術特征摘要】
1.一種半導體器件的形成方法，其特征在于，包括：
提供襯底；
形成位于襯底上的柵極結構和位于柵極結構兩側襯底內的源漏摻雜層；
在所述襯底上形成介質層，所述介質層覆蓋柵極結構和源漏摻雜層；
在介質層內形成位于源漏摻雜層上的第一溝槽，所述第一溝槽底部表面低于柵極結構頂部表面；
在所述第一溝槽側壁形成第一側墻，所述第一側墻的介電常數高于介質層；形成第一側墻后，在所述第一溝槽底部介質層內形成第二溝槽，且所述第一溝槽和第二溝槽貫通，所述第二溝槽暴露出源漏摻雜層；
在所述第一溝槽和第二溝槽內形成插塞。


2.根據權利要求1所述的半導體器件的形成方法，其特征在于，所述第一溝槽底部表面距離柵極結構頂部表面的距離為第一距離；所述第一距離與第二溝槽的深度比為1:1.5～1:2.5。


3.根據權利要求2所述的半導體器件的形成方法，其特征在于，所述第一距離為8nm～25nm。


4.根據權利要求1或2所述的半導體器件的形成方法，其特征在于，所述第二溝槽的深度為15nm～40nm。


5.根據權利要求1所述的半導體器件的形成方法，其特征在于，所述第一側墻的形成方法包括：在第一溝槽內和介質層上形成第一側墻材料層；回刻蝕所述第一側墻材料層，直至暴露出介質層頂部表面，形成所述第一側墻。


6.根據權利要求1所述的半導體器件的形成方法，其特征在于，所述第一側墻的厚度為3nm～6nm。


7.根據權利要求1所述的半導體器件的形成方法，其特征在于，所述第一側墻的材料包括：氮化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。


8.根據權利要求1所述的半導體器件的形成方法，其特征在于，形成所述插塞之前，還包括：在所述第二溝槽底部形成金屬硅化物層。


9.根據權利要求1所述的半導體器件的形成方法，其特征在于，所述插塞的材料為金屬，所述金屬包括：鎢、鈷、鈦或鎳。


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【專利技術屬性】
技術研發人員：周飛，
申請(專利權)人：中芯國際集成電路制造上海有限公司，中芯國際集成電路制造北京有限公司，
類型：發明
國別省市：上海;31