一種多層PCB疊板的排序防錯方法及裝置制造方法及圖紙

本發明專利技術公開一種多層PCB疊板的排序防錯方法，包括以下步驟：在不同層次的芯板上制作不同的防錯圖形；疊放一塊芯板；獲取疊放的芯板上的防錯圖形；判斷獲取的防錯圖形與控制系統中對應層次的標準防錯圖形是否一致：若否，取出疊放的芯板，重新疊放一塊芯板；若是，判斷芯板的層數是否等于預先設計的PCB層數：若否，疊放下一塊芯板；若是，進行鉚合。本方案還公開一種多層PCB疊板的排序防錯裝置。本方案在疊板過程中判斷每塊芯板上的防錯圖形的正確性，以保證各個芯板按規定的次序疊放，而且本方法使鉚合操作在各個芯板的疊放次序均正確的情況下才能進行，避免疊放次序錯誤的芯板被鉚合固定，從而避免芯板的報廢和浪費。

【技術實現步驟摘要】

本專利技術涉及PCB疊板工藝
，尤其涉及一種多層PCB的疊板方法及裝置，進一步地，涉及一種多層PCB疊板的排序防錯方法及裝置。
技術介紹
多層PCB是在壓合工序由多張芯板按指定順序通過高溫高壓壓合而成。目前，將多張芯板按指定順序排布疊放是由人工操作完成的，疊板過程中不可避免存在由于人為疏忽導致排序錯誤的異常。另外，PCB業界現有的檢測手段無法有效地對芯板排序錯誤進行探測，導致問題產品難以被發現并流至客戶，在客戶貼裝/封裝后進行功能測試時才被發現，這將導致嚴重的生產成本損失。基于上述情況，我們有必要設計一種防錯方法，在疊板過程中對芯板的排序進行有效監控，保證在壓合前發現排序錯誤的芯板，避免芯板壓合后無法重復利用而報廢。
技術實現思路
本專利技術的一個目的在于：提供一種多層PCB疊板的排序防錯方法，通過在不同層次的芯板上制作不同的防錯圖形，并在疊板過程中判斷每塊芯板上的防錯圖形的正確性，以保證各個芯板按規定的次序疊放。本專利技術的一個目的在于：提供一種多層PCB疊板的排序防錯方法，使鉚合操作在各個芯板的疊放次序均正確的情況下才能進行，避免疊放次序錯誤的芯板被鉚合固定，從而避免芯板的報廢和浪費。本專利技術的一個目的在于：提供一種多層PCB疊板的排序防錯裝置，通過在鉚合平臺上設置可對芯板進行掃描的掃描器，對每塊芯板的疊放層次進行監控，避免疊板的排序錯誤，提高疊板工序的效率和可靠性。為達此目的，本專利技術采用以下技術方案：一方面，提供一種多層PCB疊板的排序防錯方法，包括以下步驟：S10、在不同層次的芯板上制作不同的防錯圖形；S20、疊放一塊所述芯板；S30、獲取疊放的所述芯板上的所述防錯圖形；S40、判斷獲取的所述防錯圖形與控制系統中對應層次的標準防錯圖形是否一致：若否，取出疊放的所述芯板，并返回步驟S20；若是，進入步驟S50；S50、判斷所述芯板的層數是否等于預先設計的PCB層數：若否，返回步驟S20；若是，進行鉚合。優選的，所述芯板包括貼合的層次較小的上層和層次較大的下層，所述上層遠離所述下層的一側設置有所述防錯圖形。疊放所述芯板的過程中，層次較小的所述上層位于層次較大的所述下層的上方，使所述防錯圖形朝上，以保證所述防錯圖形能夠快速、可靠地被獲取。優選的，在步驟S40中，若判斷獲取的所述防錯圖形與控制系統中對應層次的標準防錯圖形不一致，所述控制系統中將會發出報警信號。所述報警信號采用警報燈、警報聲和顯示屏彈出報警窗口中的任意一種或者至少兩種的組合。具體地，通過在不同層次的所述芯板上制作不同的所述防錯圖形，使不同層次的所述芯板得到有效區分，并在疊板過程中將疊放的每塊所述芯板上的所述防錯圖形與控制系統中的標準防錯圖形進行對比，判斷所述防錯圖形的正確性，以保證各個芯板按規定的次序疊放。另外，本方法使鉚合操作在各個芯板的疊放次序均正確且所述芯板的層數等于預設的PCB層數的情況下才能進行，避免疊放次序錯誤或者層數錯誤的芯板被鉚合固定，從而避免芯板的報廢和浪費。作為一種多層PCB疊板的排序防錯方法的優選的技術方案，所述防錯圖形包括主防錯圖形和備用防錯圖形，步驟S10中，在所述芯板的不同位置分別制作至少一個所述主防錯圖形和至少一個所述備用防錯圖形。優選的，所述主防錯圖形和所述備用防錯圖形一致。優選的，不同層次的所述芯板的所述防錯圖形的位置相同，即不同層次的所述芯板上的所述主防錯圖形位置相同，且不同層次的所述芯板上的所述備用防錯圖形位置相同。優選的，所述防錯圖形設置在所述芯板的板邊工具區內，無需占用所述芯板的設計區域，能夠提高對所述芯板的設計區域的利用率。優選的，所述主防錯圖形與所述備用防錯圖形位于所述芯板距離較遠的兩端。通過將所述主防錯圖形與所述備用防錯圖形設置在所述芯板距離較遠的兩端，能夠最大限度地避免所述主防錯圖形與所述備用防錯圖形同時被破壞而造成圖形缺失，從而導致無法獲取所述防錯圖形。作為一種多層PCB疊板的排序防錯方法的優選的技術方案，步驟S30具體包括以下步驟：S31、獲取疊放的所述芯板上的所述主防錯圖形；S32、判斷獲取的所述主防錯圖形是否存在圖形缺失：若否，以所述主防錯圖形作為防錯圖形進行輸出；若是，進入步驟S33；S33、獲取疊放的所述芯板上的所述備用防錯圖形；S34、判斷獲取的所述備用防錯圖形是否存在圖形缺失：若否，以所述備用防錯圖形作為防錯圖形進行輸出；若是，取出疊放的所述芯板，并返回步驟S20。具體地，對于所述主防錯圖形和所述備用防錯圖形均存在圖形缺失而無法判斷所述防錯圖形正確性的所述芯板，首先回收至返修區，然后分析圖形缺失的原因，最后根據具體原因返修后重新上線使用。上述措施可以對僅僅是所述防錯圖形缺失的所述芯板進行充分利用，避免浪費，有效節約生產成本。作為一種多層PCB疊板的排序防錯方法的優選的技術方案，在步驟S10之前，還包括以下步驟：S05、在控制系統中錄入各個層次的所述芯板的標準防錯圖形。優選的，相同層次的所述芯板的標準防錯圖形相同。優選的，所述標準防錯圖形與對應層次的所述芯板的代碼對應。作為一種多層PCB疊板的排序防錯方法的優選的技術方案，步驟S20具體是在鉚釘機的鉚合平臺上疊放所述芯板。作為一種多層PCB疊板的排序防錯方法的優選的技術方案，所述防錯圖形是具有唯一識別圖形的二維碼。作為一種多層PCB疊板的排序防錯方法的優選的技術方案，步驟S30中，所述防錯圖形通過掃描器掃描獲取，所述掃描器每間隔固定時長對所述芯板進行一次掃描。優選的，所述固定時長是0.1秒以上5秒以下。優選的，所述固定時長是0.5秒、1秒、2秒、3秒或者4秒。另一方面，提供一種多層PCB疊板的排序防錯裝置，包括用于疊放芯板的鉚合平臺、用于獲取所述芯板上的防錯圖形的掃描器和存儲有標準防錯圖形的控制系統，所述掃描器與所述控制系統電連接，所述控制系統包括用于人機交互的顯示器和用于存儲數據的服務器，所述標準防錯圖形存儲在所述服務器內，所述顯示器與所述服務器電連接。優選的，所述服務器與設計部門的設計系統電連接，設計系統中的數據存儲在所述服務器中。作為一種多層PCB疊板的排序防錯裝置的優選的技術方案，所述控制系統還包括用于邏輯控制的軟件模塊，所述軟件模塊內置于所述顯示器內，所述軟件模塊分別與所述掃描器和所述服務器電連接。作為一種多層PCB疊板的排本文檔來自技高網...

【技術保護點】
一種多層PCB疊板的排序防錯方法，其特征在于，包括以下步驟：S10、在不同層次的芯板上制作不同的防錯圖形；S20、疊放一塊所述芯板；S30、獲取疊放的所述芯板上的所述防錯圖形；S40、判斷獲取的所述防錯圖形與控制系統中對應層次的標準防錯圖形是否一致：若否，取出疊放的所述芯板，并返回步驟S20；若是，進入步驟S50；S50、判斷所述芯板的層數是否等于預先設計的PCB層數：若否，返回步驟S20；若是，進行鉚合。

【技術特征摘要】
1.一種多層PCB疊板的排序防錯方法，其特征在于，包括以下步驟：
S10、在不同層次的芯板上制作不同的防錯圖形；
S20、疊放一塊所述芯板；
S30、獲取疊放的所述芯板上的所述防錯圖形；
S40、判斷獲取的所述防錯圖形與控制系統中對應層次的標準防錯圖形是否
一致：
若否，取出疊放的所述芯板，并返回步驟S20；
若是，進入步驟S50；
S50、判斷所述芯板的層數是否等于預先設計的PCB層數：
若否，返回步驟S20；
若是，進行鉚合。
2.根據權利要求1所述的一種多層PCB疊板的排序防錯方法，其特征在于，
所述防錯圖形包括主防錯圖形和備用防錯圖形，步驟S10中，在所述芯板的不
同位置分別制作至少一個所述主防錯圖形和至少一個所述備用防錯圖形。
3.根據權利要求2所述的一種多層PCB疊板的排序防錯方法，其特征在于，
步驟S30具體包括以下步驟：
S31、獲取疊放的所述芯板上的所述主防錯圖形；
S32、判斷獲取的所述主防錯圖形是否存在圖形缺失：
若否，以所述主防錯圖形作為防錯圖形進行輸出；
若是，進入步驟S33；
S33、獲取疊放的所述芯板上的所述備用防錯圖形；
S34、判斷獲取的所述備用防錯圖形是否存在圖形缺失：
若否，以所述備用防錯圖形作為防錯圖形進行輸出；
若是，取出疊放的所述芯板，并返回步驟S20。
4.根據權利要求1所述的一種多層PCB疊板的排序防錯方法，其特征在于，
在步驟S10之前，還包括以下步驟：
S05...

【專利技術屬性】
技術研發人員：陳仁喜，柴紹東，黃兵，袁樹華，李光龍，楊興，顏金雷，鄒艷麗，許德勤，
申請(專利權)人：東莞生益電子有限公司，
類型：發明
國別省市：廣東;44