可配置的時間借用觸發(fā)器制造技術(shù)

為電路（如可編程邏輯器件）提供可配置的時間借用觸發(fā)器。觸發(fā)器可以基于可配置的延遲電路和兩個鎖存器，或者可以基于可配置的脈沖發(fā)生電路和單個鎖存器。在基于兩個鎖存器的設(shè)計中，第一鎖存器和第二鎖存器是串聯(lián)排列的。時鐘信號是使用可配置的延遲電路延遲的。已經(jīng)加載有配置數(shù)據(jù)的可配置存儲元件可用來調(diào)節(jié)由可配置的延遲電路產(chǎn)生的延遲量。延遲形式的時鐘信號被提供給與第一鎖存器關(guān)聯(lián)的時鐘輸入。第二鎖存器的時鐘輸入無延遲地接收時鐘信號。在基于單個鎖存器的設(shè)計中，可配置的脈沖發(fā)生電路為觸發(fā)器接收時鐘信號，并為鎖存器生成相應(yīng)的時鐘脈沖。

【技術(shù)實(shí)現(xiàn)步驟摘要】

本專利技術(shù)涉及集成電路如可編程邏輯器件集成電路中的觸發(fā)器，且更具體地涉及有助于邏輯設(shè)計者改善電路性能的可配置的時間借用觸發(fā)器(time borrowing flip-flop)。
技術(shù)介紹
集成電路一般包含組合邏輯和時序邏輯。組合邏輯不包括存儲元件。給定組合邏輯電路的輸出因此只由其當(dāng)前輸入確定。時序邏輯電路包含存儲元件，其輸出反映它們輸入值的過去時序。結(jié)果，時序電路的輸出由其當(dāng)前輸入和存儲在其存儲元件中的數(shù)據(jù)兩者確定。常用時序電路存儲元件包括電平敏感(level-sensitive)鎖存器和觸發(fā)器。在電平敏感鎖存器中，鎖存器輸出是由時鐘(使能)輸入的電平控制的。當(dāng)時鐘為高時，鎖存器輸出跟蹤輸入的值。當(dāng)時鐘從高轉(zhuǎn)換為低時，鎖存器的輸出狀態(tài)被固定在正好在轉(zhuǎn)換前存在的任何值。只要時鐘為低，鎖存器的輸出將保持在其固定狀態(tài)。觸發(fā)器是邊沿觸發(fā)器件，它在使能信號(如時鐘)的上升沿或下降沿改變狀態(tài)。在上升沿觸發(fā)的觸發(fā)器中，該觸發(fā)器只在時鐘的上升沿對其輸入狀態(tài)進(jìn)行采樣。該采樣值然后被保持直到時鐘的下一個上升沿。基于觸發(fā)器的邏輯電路通常優(yōu)于基于鎖存器的電路，原因是觸發(fā)器的邊沿觸發(fā)性質(zhì)強(qiáng)加的規(guī)則性使電路的時序行為的建模相對簡單明了，因此簡化設(shè)計。然而，在傳統(tǒng)的基于觸發(fā)器的邏輯電路中，時鐘頻率通常必須降得足夠低以適應(yīng)與電路的最慢組合邏輯路徑相關(guān)的延遲。即使快速邏輯路徑中的電路在比慢速邏輯路徑少的時間內(nèi)產(chǎn)生有效信號，該信號也一直到下一個時鐘脈沖的邊沿到來時才被使用。盡管傳統(tǒng)的觸發(fā)器電路強(qiáng)加的規(guī)則性對減化電路設(shè)計是有益的，但它會在某些情形下限制性能。時間借用方案已經(jīng)被開發(fā)以嘗試解決此問題。例如，時間借用方案已經(jīng)被開發(fā)，在該方案中，在各時鐘中各種延遲被提供以饋送到電路上的邊沿觸發(fā)的觸發(fā)器。通過為時鐘選擇適當(dāng)延遲，電路設(shè)計者可以配置邏輯電路使得較慢路徑中的觸發(fā)器的時鐘邊沿被延遲。這允許時間從快速邏輯路徑中被借用，并被提供給慢速邏輯路徑，以便整個電路的時鐘速度不必被降低以適應(yīng)最壞情況的延遲。用這些傳統(tǒng)的時間借用方案，可能難于獲得最優(yōu)性能，原因是從時鐘網(wǎng)絡(luò)可獲得的延遲的數(shù)目受到限制。用于改善定時性能的其它這類方案可能在應(yīng)用性方面受到限制，或要求不可接受的復(fù)雜分析。例如，時間借用觸發(fā)器已經(jīng)被開發(fā)，其提供固定且相對少的時間借用量。這些方案在許多電路中不能提供最優(yōu)性能。期望能夠提供改進(jìn)的時間借用觸發(fā)器電路來優(yōu)化集成電路如可編程邏輯器件上的電路性能。
技術(shù)實(shí)現(xiàn)思路
根據(jù)本專利技術(shù)，為集成電路，如可編程邏輯器件集成電路，提供可配置的時間借用觸發(fā)器。所述觸發(fā)器可以基于一個可配置的延遲電路及兩個鎖存器，或者可以基于一個可配置的脈沖發(fā)生電路和單個鎖存器。在基于兩個鎖存器的設(shè)計中，第一和第二鎖存器是串聯(lián)排列的。時鐘信號是使用可配置的延遲電路延遲的。延遲電路可以具有接收時鐘信號的延遲元件。延遲元件可以產(chǎn)生時鐘信號的多個延遲形式，每個具有各自不同的相關(guān)延遲量。時鐘信號的延遲形式可以提供給多路復(fù)用器的輸入。多路復(fù)用器可以具有反相輸出，該輸出連接到與第一鎖存器相關(guān)聯(lián)的時鐘輸入。已經(jīng)加載有配置數(shù)據(jù)的可編程存儲元件可以用來調(diào)節(jié)多路復(fù)用器的狀態(tài)。通過調(diào)節(jié)多路復(fù)用器，施加在第一鎖存器的時鐘信號上的延遲量可得以控制。第二鎖存器具有接收不通過延遲電路的時鐘信號的時鐘輸入。在基于單個鎖存器的設(shè)計中，可配置的脈沖生成電路可為觸發(fā)器接收時鐘信號，并可以為該鎖存器生成相應(yīng)的時鐘脈沖。可配置的脈沖生成電路可以包括邏輯門，如“與”(AND)門,其具有第一輸入、第二輸入和一輸出。邏輯門的輸出可以被連接至鎖存器的輸入。觸發(fā)器時鐘信號可以并聯(lián)提供給可配置的延遲電路、邏輯門的第一輸入。可配置的延遲電路可以包含可編程元件，這些可編程元件已經(jīng)加載有配置數(shù)據(jù)，并產(chǎn)生相應(yīng)的靜態(tài)控制信號。可配置的延遲電路也可以包括產(chǎn)生時鐘信號的不同延遲量的延遲元件。由靜態(tài)控制信號控制的多路復(fù)用器可用于從延遲元件中為時鐘信號選擇給定的延遲量。延遲的時鐘信號可以以反相形式提供給邏輯門的第二輸入。可配置的寬度脈沖在邏輯門的輸出產(chǎn)生，并被施加到鎖存器的時鐘輸入。本專利技術(shù)進(jìn)一步的特征、本專利技術(shù)的性質(zhì)及各種優(yōu)點(diǎn)從附圖及對優(yōu)選實(shí)施例的詳細(xì)描述可以清楚看出。附圖說明圖1是根據(jù)本專利技術(shù)的一個實(shí)施例的說明性可編程邏輯器件集成電路的圖。圖2是傳統(tǒng)觸發(fā)器的圖。圖3是說明根據(jù)本專利技術(shù)一個實(shí)施例的可配置的時間借用觸發(fā)器中時序約束定義的時序圖。圖4是說明根據(jù)本專利技術(shù)一個實(shí)施例的可配置的時間借用觸發(fā)器的時間變量定義的時序圖。圖5是說明根據(jù)本專利技術(shù)的一個實(shí)施例的觸發(fā)器時間變量之間的理想關(guān)系的曲線圖。圖6是說明在傳統(tǒng)電路中電路中的最壞情況路徑是如何限制時鐘頻率的圖。圖7是根據(jù)本專利技術(shù)的一個實(shí)施例的基于兩個鎖存器的可配置的時間借用觸發(fā)器的圖。圖8和9是說明根據(jù)本專利技術(shù)的一個實(shí)施例的帶特定時間借用設(shè)置的可配置的時間借用觸發(fā)器的時間變量之間關(guān)系的曲線圖。圖10是說明根據(jù)本專利技術(shù)的一個實(shí)施例使用可配置的時間借用觸發(fā)器如何改善圖6所示類型電路的性能的圖。圖11是說明根據(jù)本專利技術(shù)的一個實(shí)施例，圖6所示類型的可配置的時間借用觸發(fā)器如何工作的時序圖。圖12和13是說明根據(jù)本專利技術(shù)的一個實(shí)施例，帶各種不同時間借用設(shè)置的可配置的時間借用觸發(fā)器的時間變量之間的關(guān)系的曲線圖。圖14是根據(jù)本專利技術(shù)的一個實(shí)施例的一個示例性系統(tǒng)環(huán)境的圖，在該示例性系統(tǒng)環(huán)境中，可使用包含可配置的時間借用觸發(fā)器的可編程電路。圖15根據(jù)本專利技術(shù)的一個實(shí)施例設(shè)計和配置包含可配置的時間借用觸發(fā)器的可編程電路所涉及的示例性步驟的流程圖。圖16是根據(jù)本專利技術(shù)的一個實(shí)施例基于脈沖式鎖存器的可配置的時間借用觸發(fā)器的圖。圖17是根據(jù)本專利技術(shù)的一個實(shí)施例、在圖16所示類型的電路中可以生成的示例性可配置的寬度時鐘脈沖的圖。圖18、19和20是說明根據(jù)本專利技術(shù)的一個實(shí)施例，圖16所示類型的可配置的時間借用觸發(fā)器如何工作的時序圖。圖21是說明根據(jù)本專利技術(shù)的一個實(shí)施例，當(dāng)圖16所示類型的可配置的時間借用觸發(fā)器如圖18、19和20所示那樣工作時的時間變量之間的關(guān)系的曲線圖。圖22是根據(jù)本專利技術(shù)的一個實(shí)施例的可編程電路(如可編程邏輯器件集成電路)上的邏輯元件中基于脈沖式鎖存器的可配置的時間借用觸發(fā)器的圖。圖23和24根據(jù)本專利技術(shù)實(shí)施例的可配置的時間借用觸發(fā)器電路的圖，其中多個邏輯元件輸出與給定的查詢表相關(guān)。具體實(shí)施例方式本專利技術(shù)涉及使用時間借用技術(shù)改善同步邏輯電路中電路的性能。邏輯電路可以是任何合適的集成電路的一部分。借助一個特別合適的布置，邏輯電路和本專利技術(shù)的時間借用電路在可編程邏輯器件集成電路上實(shí)現(xiàn)。如果需要，邏輯電路和時間借用電路可以在傳統(tǒng)上并不稱作可編程邏輯器件的可編程集成電路上實(shí)現(xiàn)，這些可編程邏輯器件如包含可編程邏輯的微處理器、包含可編程邏輯的數(shù)字信號處理器、包含可編程邏輯區(qū)的定制集成電路或包含可編程邏輯的其它可編程集成電路。一般將在以可編程邏輯器件集成電路為例的背景下描述本專利技術(shù)。根據(jù)本專利技術(shù)的示例性可編程邏輯器件10示于圖1。可編程邏輯器件10具有通過輸入/輸出引腳14驅(qū)動器件10之外的信號以及從其它器件接收信號的輸入/輸出電路12。互連資源16，如全局和局部垂直和水平導(dǎo)線和總線，可以用來在器件10上路由信號。互連資源16包括各個導(dǎo)線之間的導(dǎo)線和可編程連接，因本文檔來自技高網(wǎng)...

【技術(shù)保護(hù)點(diǎn)】
一種可配置觸發(fā)器，其包括：觸發(fā)器數(shù)據(jù)輸入；觸發(fā)器數(shù)據(jù)輸出；耦合在所述觸發(fā)器數(shù)據(jù)輸入和所述觸發(fā)器數(shù)據(jù)輸出之間的第一和第二鎖存器，其中所述第二鎖存器可操作以接收包含時鐘邊沿的時鐘信號；和可配置延遲電路，其可操作以接收所述時鐘信號并且可操作以通過向所述第一鎖存器提供所述時鐘信號的可調(diào)節(jié)延遲版本來調(diào)節(jié)所述時鐘邊沿和在所述觸發(fā)器數(shù)據(jù)輸出處提供有效數(shù)據(jù)時之間的時間量。

【技術(shù)特征摘要】
2007.03.30 US 11/731,1251.一種可配置觸發(fā)器，其包括: 觸發(fā)器數(shù)據(jù)輸入； 觸發(fā)器數(shù)據(jù)輸出； 耦合在所述觸發(fā)器數(shù)據(jù) 輸入和所述觸發(fā)器數(shù)據(jù)輸出之間的第一和第二鎖存器，其中所述第二鎖存器可操作以接收包含時鐘邊沿的時鐘信號；和 可配置延遲電路，其可操作以接收所述時鐘信號并且可操作以通過向所述第一鎖存器提供所述時鐘信號的可調(diào)節(jié)延遲版本來調(diào)節(jié)所述時鐘邊沿和在所述觸發(fā)器數(shù)據(jù)輸出處提供有效數(shù)據(jù)時之間的時間量。2.根據(jù)權(quán)利要求1所述的可配置觸發(fā)器，其進(jìn)一步包括可操作以接收所述時鐘信號的觸發(fā)器時鐘輸入，其中所述可配置延遲電路可操作以從所述觸發(fā)器時鐘輸入接收所述時鐘信號，并且其中所述第二鎖存器可操作以從所述觸發(fā)器時鐘輸入接收所述時鐘信號。3.根據(jù)權(quán)利要求1所述的可配置觸發(fā)器，其中所述觸發(fā)器數(shù)據(jù)輸入耦合到所述第一鎖存器，所述觸發(fā)器數(shù)據(jù)輸出耦合到所述第二鎖存器，所述可配置觸發(fā)器進(jìn)一步包括可操作以接收所述時鐘信號的觸發(fā)器時鐘輸入。4.根據(jù)權(quán)利要求3所述的可配置觸發(fā)器，其中所述第一鎖存器包括: 耦合到所述觸發(fā)器數(shù)據(jù)輸入的數(shù)據(jù)輸入； 數(shù)據(jù)輸出；和 時鐘輸入，其耦合到所述可配置延遲電路且可操作以從所述可配置延遲電路接收所述時鐘信號的所述可調(diào)節(jié)延遲版本。5.根據(jù)權(quán)利要求4所述的可配置觸發(fā)器，其中所述第二鎖存器包括: 耦合到所述第一鎖存器的所述數(shù)據(jù)輸出的數(shù)據(jù)輸入； 耦合到所述觸發(fā)器數(shù)據(jù)輸出的數(shù)據(jù)輸出；和 耦合到所述觸發(fā)器時鐘輸入且可操作以從所述觸發(fā)器時鐘輸入接收所述時鐘信號的時鐘輸入。6.根據(jù)權(quán)利要求1所述的可配置觸發(fā)器，其中所述可配置延遲電路包括可編程多路復(fù)用器，其具有耦合到所述第一鎖存器的輸出。7.根據(jù)權(quán)利要求6所述的可配置觸發(fā)器，其中所述可配置延遲電路包括可編程存儲元件，其可操作以存儲數(shù)據(jù)且可操作用于為所述可編程多路復(fù)用器產(chǎn)生與所述數(shù)據(jù)對應(yīng)的控制信號。8.根據(jù)權(quán)利要求1所述的可配置觸發(fā)器，其中所述可配置延遲電路包括可編程存儲元件，其可操作以存儲配置數(shù)據(jù)且可操作用于產(chǎn)生與所述配置數(shù)據(jù)對應(yīng)的輸出信號以調(diào)節(jié)所述時鐘信號的所述可調(diào)節(jié)延遲版本。9.一種集成電路，其包括: 第一和第二可配置觸發(fā)器，所述第一和第二可配置觸發(fā)器中的每個包括: 觸發(fā)器時鐘輸入，其可操作以接收針對該可配置觸發(fā)器的時鐘信號； 第一和第二鎖存器；和 可配置延遲電路，其可操作以接收該可配置觸發(fā)器的所述時鐘信號，可操作以通過將該可配置觸發(fā)器的所述時鐘信號延遲一可調(diào)節(jié)時間量來產(chǎn)生該可配置觸發(fā)器的所述時鐘信號的可調(diào)節(jié)延遲版本，并且可操作以提供該可配置觸發(fā)器的所述時鐘信號的所述可調(diào)節(jié)延遲版本至該可配置觸發(fā)器的所述第一鎖存器，其中與所述第一和所述第二可配置觸發(fā)器關(guān)聯(lián)的所述時鐘信號的所述可調(diào)節(jié)時間量彼此不同。10.根據(jù)權(quán)利要求9所述的集成電路，其進(jìn)一步包括至少一個邏輯元件，其可操作以執(zhí)行具有處理延遲的邏輯功能，并且其中與所述第一可配置觸發(fā)器和所述第二可配置觸發(fā)器關(guān)聯(lián)的所述時鐘信號的所述可調(diào)節(jié)時間量至少部分基于所述處理延遲選擇。11.根據(jù)權(quán)利要求10所述的集成電路，其中所述可配置觸發(fā)器的每個包括觸發(fā)器數(shù)據(jù)輸入和觸發(fā)器數(shù)據(jù)輸出，并且其中所述至少一個邏輯元件具有耦合到所述第一可配置觸發(fā)器的所述觸發(fā)器數(shù)據(jù)輸出的輸入并且具有耦合到所述第二可配置觸發(fā)器的所述觸發(fā)器數(shù)據(jù)輸入的輸出。12.根據(jù)權(quán)利要求11所述的集成電路，其中所述第一和第二可配置觸發(fā)器的所述可配置延遲電路包括可編程存儲元件，并且其中所述可編程存儲元件可操作以存儲配置數(shù)據(jù)并且可操作以產(chǎn)生對應(yīng)于所述配置數(shù)據(jù)的輸出信號以調(diào)節(jié)所述第一和第二可配置觸發(fā)器。13.根據(jù)權(quán)利要求11所述的集成電路，其中所述第一可配置觸發(fā)器的所述可配置延遲電路包括第一多個可編程存儲元件，其可操作以產(chǎn)生第一輸出信號以調(diào)節(jié)與所述第一可配置觸發(fā)器關(guān)聯(lián)的所述時 鐘信號的所述可調(diào)節(jié)時間量，其中所述第二可配置觸發(fā)器的所述可配置延遲電路包括第二多個可編程存儲元件，其可操作以產(chǎn)生第二輸出信號以調(diào)節(jié)與所述第二可配置觸發(fā)器關(guān)聯(lián)的所述時鐘信號的所述可調(diào)節(jié)時間量，并且其中所述第一輸出信號不同于所述第二輸出信號。14.根據(jù)權(quán)利要求11所述的集成電路，其中每個所述可配置觸發(fā)器的所述第一鎖存器包括: 數(shù)...

【專利技術(shù)屬性】
技術(shù)研發(fā)人員：D·劉易斯，D·卡什曼，
申請(專利權(quán))人：阿爾特拉公司，
類型：發(fā)明
國別省市：