半導體裝置制造方法及圖紙

本發明專利技術的課題是試圖減少構成所希望的邏輯電路的存儲元件塊的總量。本發明專利技術提供一種半導體裝置，包括：N（N為2以上的整數）根地址線、N根數據線和多個存儲部，各存儲部具有地址譯碼器和多個存儲元件，該地址譯碼器對從上述N根地址線輸入的地址進行譯碼并向字線輸出字選擇信號，該多個存儲元件連接于上述字線與數據線，分別存儲構成真值表的數據，并根據從上述字線輸入的上述字選擇信號，與上述數據線進行上述數據的輸入輸出，上述存儲部的N根地址線分別連接于上述存儲部的其他N個存儲部的數據線，并且上述存儲部的N根數據線分別連接于上述存儲部的其他N個存儲部的地址線。

【技術實現步驟摘要】
【國外來華專利技術】
本專利技術涉及半導體裝置。
技術介紹
PLD (Programmable Logic Device,可編程邏輯器件)廣為人知。PLD為可對所構成的邏輯電路進行變更的半導體裝置，并具有多個邏輯部件以及多個連接部件。邏輯部件作為組合電路或順序電路工作。邏輯部件例如為由構成真值表的多個存儲元件構成的存儲元件塊。多個存儲元件例如為SRAM (Static Random AccessMemory,靜態隨機存取存儲器)。連接部件對邏輯部件間的連接進行切換。連接部件例如為晶體管開關元件。因此， PLD例如對SRAM進行改寫，并通過開關元件的導通/截止對所構成的邏輯電路進行改寫。使存儲元件塊作為連接部件工作的半導體裝置已被公開。現有技術文獻專利文獻專利文獻I日本特開2003—224468號公報專利文獻2日本特開2003—149300號公報·專利文獻3國際公開第07/060763號小冊子專利文獻4國際公開第09/001426號小冊子專利文獻5國際公開第07/060738號小冊子專利文獻6日本特開2009—194676號公報
技術實現思路
專利技術要解決的課題在使存儲元件塊作為連接部件工作的半導體裝置中，通過提高作為邏輯部件工作的存儲元件的比率，能夠減少構成所希望的邏輯電路的存儲元件塊的總量。用于解決課題的手段一方面，本專利技術的目的在于減少構成所希望的邏輯電路的存儲元件塊的總量。用于解決上述課題的實施方式如下述的第一組的(I) (15)中所述。(I) 一種半導體裝置，其特征在于，包括N (N為2以上的整數)根地址線、N根數據線和多個存儲部，各存儲部具有地址譯碼器和多個存儲元件，該地址譯碼器對從上述N根地址線輸入的地址進行譯碼并向字線輸出字選擇信號，該多個存儲元件與上述字線和數據線連接，分別存儲構成真值表的數據，并根據從上述字線輸入的上述字選擇信號，向上述數據線輸出上述數據或從上述數據線輸入上述數據，7上述存儲部的N根地址線分別與上述存儲部的其他N個存儲部的數據線連接，并且上述存儲部的N根數據線分別與上述存儲部的其他N個存儲部的地址線連接。(2)根據(I)中所述的半導體裝置，其中，上述N根地址線和上述N根數據線分別通過I根地址線和I根數據線形成一對。(3)根據(I)或(2)中所述的半導體裝置，其中，還具有對上述多個存儲部進行選擇的存儲部譯碼器。(4)根據(I) (3)的任一項所述的半導體裝置，其中，具有順序電路，上述多個存儲部將上述N根數據線中的至少I根數據線與上述順序電路的信號輸入線連接，并將上述 N根地址線中的至少I根地址線與上述順序電路的信號輸出線連接。(5)根據(I) (4)的任一項所述的半導體裝置，其中，上述N為6 8的整數。(6)根據(I) (5)的任一項所述的半導體裝置,其中，上述多個存儲部將上述N根數據線中的6根數據線分別與相鄰的其他6個存儲部的I根數據線連接，并將上述N根地址線中的6根地址線分別與上述相鄰的其他6個存儲部的I根數據線連接。(7)根據權利要求(I) (6)的任一項所述的半導體裝置，其中，上述地址譯碼器分為行譯碼器和列譯碼器，上述行譯碼器對從M (M為5以下的整數，L為N — 5的整數)根地址線輸入的地址進行譯碼，并向上述字線輸出字選擇信號，上述列譯碼器對從L根地址線輸入的地址進行譯碼，并輸出對從上述多個存儲元件輸出的N根數據線進行選擇的數據選擇信號。(8)根據(I) (7)的任一項所述的半導體裝置，其中，與上述多個存儲部中的至少I個存儲部相鄰的其他N個存儲部中的2個存儲部自上述至少I個存儲部沿著第一方向隔開第一距離而配置，上述相鄰的其他N個存儲部中的2個存儲部自上述至少I個存儲部，沿著與上述第一方向交差的第二方向隔開第二距離而配置，上述相鄰的其他N個存儲部中的2個存儲部自上述至少I個存儲部，沿著與上述第一方向和上述第二方向交差的第三方向隔開第三距離而配置，上述第一 第三距離以第一距離、第二距離、第三距離的順序變長。(9)根據(I) (8)的任一項所述的半導體裝置，其中，上述第一方向與上述第二方向彼此正交。(10)根據(I) (9)的任一項所述的半導體裝置，其中，上述多個存儲部的至少I個存儲部將I根地址線與相鄰的其他存儲部以外的存儲部的數據線連接。(11)根據(6) (10)的任一項所述的半導體裝置，其中，上述多個存儲部的任一個自上述多個存儲部中的至少I個存儲部，沿著上述第一 第三方向的任一方向配置，上述多個存儲部的至少I個存儲部將I根地址線連接到配置于上述第一 第三距離的任一個的5倍的位置上的存儲部的數據線。(12)根據(I) (11)的任一項所述的半導體裝置，其中，上述多個存儲部被作為可重構的邏輯部件以及/或連接部件來使用。(13)根據(I) (12)的任一項所述的半導體裝置，其中，還具有與存儲構成上述真值表的數據的存儲裝置連接的輸入輸出部。( 14)根據(13)所述的半導體裝置，其中， 還具有存儲構成上述真值表的數據的存儲裝置。(15)根據(I) (14)的任一項所述的半導體裝置，其中，物理布線層數為4層以下。此外，使存儲元件塊作為連接部件工作的半導體裝置可與其他裝置進行數據的輸入輸出。但是，當與其他裝置之間的數據輸入輸出方式未定時，上述半導體裝置不能與其他裝置進行數據的輸入輸出。在另一側面，本專利技術的目的在于進行半導體裝置與運算處理裝置之間的數據輸入輸出。用于解決上述課題的實施方式如下述的第二組的(I) (11)中所述。(I) 一種半導體裝置，其特征在于，包括分別具有多個存儲部的第一以及第二邏輯部，各存儲部具有地址譯碼器和多個存儲元件，該地址譯碼器對從第一地址線輸入的存儲動作用地址或從第二地址線輸入的邏輯動作用地址進行譯碼，并向字線輸出字選擇信號，該多個存儲元件與上述字線和數據線連接，分別存儲構成對邏輯動作或連接關系進行規定的真值表的數據，并根據從上述字線輸入的上述字選擇信號與輸入輸出上述數據的數據線連接；和運算處理部，該運算處理部具有與上述第一邏輯部所具有的存儲部的第一地址線及數據線連接的第一輸入輸出部；與上述第二邏輯部所具有的存儲部的第二地址線及數據線連接的第二輸入輸出部；以及對上述第一輸入輸出部進行輸出存儲動作用地址以及數據的控制，并對上述第二輸入輸出部進行輸出邏輯動作用地址且接收數據的控制的控制部。(2)根據(I)所述的半導體裝置，其中，包含于第一邏輯部或第二邏輯部的上述存儲部的邏輯動作用地址線分別與上述存儲部的其他存儲部的數據線連接，并且上述存儲部的數據線分別與上述存儲部的其他存儲部的邏輯動作用地址線連接。(3)根據(I)或(2)所述的半導體裝置，其中，包含于上述第一邏輯部以及上述第二邏輯部的上述多個存儲部是可重構的。(4)根據(I) (3)的任一項所述的半導體裝置，其中，上述第一邏輯部以及上述第二邏輯部分別具有對上述多個存儲部進行選擇的存儲部譯碼器。(5)根據(I) (4)的任一項所述的半導體裝置,其中，還具有與存儲構成上述真值表的數據的存儲裝置連接的輸入輸出部。(6)根據(I) (5)的任一項所述的半導體裝置,其中，還具有存儲構成上述真值表的數據的存儲裝置。(7)根據(I) (6)的任一項所述的半導體裝置，其中，物理布線層數為4層以下。(8)根據(I) (7)的任一項所述本文檔來自技高網...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】2010.06.24 JP 2010-144237;2010.06.24 JP 2010-144231.一種半導體裝置，其特征在于，包括N (N為2以上的整數)根地址線、N根數據線和多個存儲部，各存儲部具有地址譯碼器和多個存儲元件，該地址譯碼器對從所述N根地址線輸入的地址進行譯碼并向字線輸出字選擇信號，該多個存儲元件與所述字線和數據線連接，分別存儲構成真值表的數據，并根據從所述字線輸入的所述字選擇信號，向所述數據線輸出所述數據或從所述數據線輸入所述數據，所述存儲部的N根地址線分別與所述存儲部的其他N個存儲部的數據線連接，并且所述存儲部的N根數據線分別與所述存儲部的其他N個存儲部的地址線連接。2.根據權利要求I所述的半導體裝置，其中，所述N根地址線和所述N根數據線分別通過I根地址線和I根數據線形成一對。3.根據權利要求I或2所述的半導體裝置，其中，還具有對所述多個存儲部進行選擇的存儲部譯碼器。4.根據權利要求I 3的任一項所述的半導體裝置，其中，具有順序電路，所述多個存儲部將所述N根數據線中的至少I根數據線與所述順序電路的信號輸入線連接，并將所述N根地址線中的至少I根地址線與所述順序電路的信號輸出線連接。5.根據權利要求I 4的任一項所述的半導體裝置，其中，所述N為6 8的整數。6.根據權利要求I 5的任一項所述的半導體裝置，其中，所述多個存儲部將所述N根數據線中的6根數據線分別與相鄰的其他6個存儲部的I 根數據線連接，并將所述N根地址線中的6根地址線分別與所述相鄰的其他6個存儲部的 I根數據線連接。7.根據權利要求I 6的任一項所述的半導體裝置，其中，所述地址譯碼器分為行譯碼器和列譯碼器，所述行譯碼器對從M (M為5以下的整數，L為N — 5的整數)根地址線輸入的地址進行譯碼，并向所述字線輸出字選擇信號，所述列譯碼器對從L根地址線輸入的地址進行譯碼，并輸出對從所述多個存儲元件輸出的N根數據線進行選擇的數據選擇信號。8.根據權利要求I 7的任一項所述的半導體裝置，其中，與所述多個存儲部中的至少I個存儲部相鄰的其他N個存儲部中的2個存儲部自所述至少I個存儲部，沿著第一方向隔開第一距離而配置，所述相鄰的其他N個存儲部中的2個存儲部自所述至少I個存儲部，沿著與所述第一方向交差的第二方向隔開第二距離而配置，所述相鄰的其他N個存儲部中的2個存儲部自所述至少I個存儲部，沿著與所述第一方向和所述第二方向交差的第三方向隔開第三距離而配置，所述第一 第三距離以第一距離、第二距離、第三距離的順序變長。9.根據權利要求I 8的任一項所述的半導體裝置，其中，所述第一方向與所述第二方向彼此正交。10.根據權利要求I 9的任一項所述的半導體裝置，其中，所述多個存儲部的至少I個存儲部將I根地址線與相鄰的其他存儲部以外的存儲部的數據線連接。11.根據權利要求6 10的任一項所述的半導體裝置，其中，所述多個存儲部的任一個自所述多個存儲部中的至少I個存儲部，沿著所述第一 第三方向的任一方向配置，所述多個存儲部的至少I個存儲部將I根地址線連接到配置于所述第一 第三距離的任一個的5倍的位置上的存儲部的數據線。12.根據權利要求I 11的任一項所述的半導體裝置，其中，所述多個存儲部被作為可重構的邏輯部件以及/或連接部件來使用。13.根據權利要求I 12的任一項所述的半導體裝置，其中，還具有與存儲構成所述真值表的數據的存儲裝置連接的輸入輸出部。14.根據權利要求13所述的半導體裝置，其中，還具有存儲構成所述真值表的數據的存儲裝置。15.根據權利要求I 14的任一項所述的半導體裝置，其中，物理布線層數為4層以下。16.一種半導體裝置，其特征在于，包括分別具有多個存儲部的第一以及第二邏輯部，各存儲部具有地址譯碼器和多個存儲元件，該地址譯碼器對從第一地址線輸入的存儲動作用地址或從第二地址線輸入的邏輯動作用地址進行譯碼，并向字線輸出字選擇信號，該多個存儲元件與所述字線和數據線連接， 分別存儲構成對邏輯動作或連接關系進行規定的真值表的數據，并根據從所述字線輸入的所述字選擇信號與輸入輸出所述數據的數據線連接；和運算處理部，該運算處理部具有與所述第一邏輯部所具有的存儲部的第一地址線及數據線連接的第一輸入輸出部；與所述第二邏輯部所具有的存儲部的第二地址線及數據線連接的第二輸入輸出部；以及對所述第一輸入輸出部進行輸出存儲動作用地址以及數據的控制，并對所述第二輸入輸出部進行輸出邏輯動作用地址且接收數據的控制的控制部。17.根據權利要求16所述的半導體裝置，其中，包含于第一邏輯部或第二邏輯部的所述存儲部的邏輯動作用地址線分別與所述存儲部的其他存儲部的數據線連接，并且所述存儲部的數據線分別與所述存儲部的其他存儲部的邏輯動作用地址線連接。18.根據權利要求16或17所述的半導體裝置，其中，包含于所述第一邏輯部以及所述第二邏輯部的所述多個存儲部是可重構的。19.根據權利要求16 18的任一項所述的半導體裝置，其中，所述第一邏輯部以及所述第二邏輯部分別具有對所述多個存儲部進行選擇的存儲部譯碼器。20.根據權利要求16 19的任一項所述的半導體裝置，其中，還具有與存儲構成所述真值表的數據的存儲裝置連接的輸入輸出部。21.根據權利要求16 20的任一項所述的半導體裝置，其中，還具有存儲構成所述真值表的數據的存儲裝置。22.根據權利要求16 21的任一項所述的半導體裝置，其中，物理布線層數為4層以下。23.根據權利要求16 22的任一項所述的半導體裝置，其中，所述第一邏輯部所具有的所述存儲部的數量與所述第二邏輯部所具有的所述存儲部的數量是相同的。24.根據權利要求16 23的任一項所述的半導體裝置，其中，所述地...

【專利技術屬性】
技術研發人員：石黑隆，佐藤正幸，弘中哲夫，稻木雅人，島崎等，
申請(專利權)人：太陽誘電株式會社，
類型：
國別省市：