高占空比DDR2數字延遲鏈電路制造技術

本發明專利技術公開了一種高占空比DDR2數字延遲鏈電路，包括數字延遲單元、寫操作時鐘數字延遲鏈和讀寫操作DQS數字延遲鏈。數字延遲單元由時鐘反相器和時鐘選擇器組成，寫操作時鐘數字延遲鏈和讀寫操作DQS數字延遲鏈由數字延遲單元串聯構成。本發明專利技術采用全數字電路實現，不在依賴芯片生產工藝，能夠實現高占空比DDR2寫時鐘和DQS信號，提高DDR2穩定性和工作頻率。

【技術實現步驟摘要】

本專利技術涉及高占空比DDR2數字延遲鏈電路，屬于高速DDR、DDR2、DDR3數字電路設計領域。
技術介紹
隨著集成電路的不斷發展和技術的不斷更新，芯片的時鐘頻率不斷提高，芯片數據吞吐量的不斷增大，同步時鐘信號的占空比平衡對于保證電路時序性能至關重要，使得在當今設計芯片的時候，DDR2需要有更精確的時鐘精度和更快速的時鐘頻率。傳統數字延遲鏈電路一般采用數模混合設計方法，局限于某種特定工藝下，設計靈活度不高，特別是在深亞微米芯片工藝中存在著溫度反轉問題，傳統的數模混合的延遲鎖存電路變化影響比較明顯，得到的DQS信號和寫操作時鐘存在比較大的變化，如果不滿足DDR2規范的時序要求，在DDR2讀寫過程中，可能會產生數據讀寫錯誤的情況。現有的數字延遲單元一種是由精調數字延遲單元和粗調延遲單元組成，粗調單元采用了與非門結構，精調單元采用了或非門結構，另一種是由緩沖器、與門和選擇器組成。由于工藝庫器件單元本身存在上升沿和下降沿偏差，現有的數字延遲單元輸出時鐘上升沿和下降沿有很大的偏差，并且這種偏差隨著級聯級數的增加不斷累積，嚴重影響了時鐘信號的占空比性能，特別是在高速DDR2系統中，現有的數字延遲鎖定環電路產生的DQS、DQ和DDR2存儲器主時鐘之間可能不滿足DDR2存儲器設計要求，導致數據讀寫錯誤，系統不能正常工作。
技術實現思路
技術問題本專利技術目的是解決上述背景中提到的技術問題，提供一種高占空比DDR2數字延遲鏈電路，解決現有DDR2數字延遲鏈時鐘占空比問題，提高DDR2的工作頻率。技術方案本專利技術的目的在于，針對現有DDR2數字延遲鏈電路產生的時鐘占空比問題，現有數字延遲鏈應用頻率較低的問題，提出一種高占空比DDR2數字延遲鏈電路。該電路基于改進的數字延遲單元搭建數字延遲鏈，提高時鐘占空比和系統工作頻率，所提出的解決方案為全數字設計，不但能夠提高DDR2的時鐘占空比和工作頻率，降低電路復雜度，而且該電路的設計不在依靠特定工藝。本專利技術包括數字延遲單元、時鐘鎖定數字延遲鏈、寫操作時鐘數字延遲鏈、寫操作DQS數字延遲鏈、和讀操作DQS數字延遲鏈。所述的數字延遲單元是由延遲最小的時鐘反相器和上升沿下降沿偏差較小的時鐘選擇器串聯組成。數字延遲單元的輸入時鐘進入數字延遲單元時鐘選擇器的端口 B，下一級數字延遲單元的輸出信號經過本級數字延遲單元的時鐘反相器后，連接到本級時鐘選擇器端口 A ;當時鐘選擇器選擇信號為I時，本級數字延遲單元輸出時鐘選擇器端口 B信號，當本級數字延遲單元的選擇信號為O時，本級數字延遲單元輸出時鐘選擇器端口 A數據到上一級數字延遲單元。所述時鐘鎖定數字延遲鏈，由N級相同的數字延遲單元和具備數字延遲單元相同電路結構的相位調整數字延遲單元串聯組成。時鐘鎖定數字延遲鏈的輸入端為DDR2的系統時鐘，采用獨熱碼的數字延遲單元數量配置寄存器one_hot_clock_lock_delaycell_num連接數字延遲單元的時鐘選擇器的選擇sel端口。one_hot_clock_lock_delaycell_num的第O位連接到第I級數字延遲單元時鐘選擇器的選擇sel端口，第I位連接到第2級數字延遲單元時鐘選擇器的選擇sel端口，以此類推，第N-1位連接到第N級數字延遲單元時鐘選擇器的選擇sel端口 ；DDR2系統時鐘連接到每一級數字延遲單元時鐘選擇器的B端口，除第N級數字延遲單元時鐘選擇器的A端口連接到固定0，從第I級數字延遲單元到N-1級數字延遲單元的時鐘選擇器A端口連接到本級數字延遲單元時鐘反相器的輸出，除第I級數字延遲單元時鐘選擇器的輸出端接到相位調整數字延遲單元外，第N級數字延遲單元時鐘選擇器的輸出連接到第N-1級數字延遲單元時鐘反相器的輸入端，第N-1級數字延遲單元時鐘選擇器的輸出連接到第N-2級數字延遲單元時鐘反相器的輸入端，以此類推，第2級數字延遲單元時鐘選擇器的輸出連接到第I級數字延遲單元時鐘反相器的輸入端。第I級數字延遲單元的輸出連接到相位調整數字延遲單元的時鐘反相器輸入端口和時鐘選擇器A端口，時鐘選擇器B端口連接到該級時鐘反相器的輸出端口，0ne_h0t_Cl0Ck_l0Ck_delaycell_num對應的二進制值為奇數時，相位調整數字延遲單元輸出時鐘選擇器B端口數據，反之輸出選擇器A端口數據。所述時鐘鎖定數字延遲鏈，當從第M級數字延遲單元延遲時，即0ne_h0t_Cl0Ck_lock_delaycell_num第M-1位為I,第M級數字延遲單元時鐘選擇器sel端口為I,選擇該級數字延遲單元時鐘選擇器B端口作為該級數字延遲單元輸出信號，從第I級至第M-1級數字延遲單元的時鐘選擇器sel端口為0，選擇該級數字延遲單元時鐘選擇器A端口作為該級數字延遲單元輸出信號。DDR2系統時鐘從第M級數字延遲單元經過一個時鐘選擇器延遲后，輸入到第M-1級數字延遲單元時鐘反相器，經過反相器后輸入到第M-1級數字延遲單元時鐘選擇器A 口，第M-1級數字延遲單元輸出信號連接到第M-2級數字延遲單元時鐘反相器，經過反相器后輸入到第M-2級數字延遲單元時鐘選擇器A 口，以此類推，直至延遲信號到達第I級數字延遲單元的時鐘選擇器的輸出C端口，第I級數字延遲單元輸出到相位調整數字延遲單元；one_hot_clock_lock_delaycell_num對應的二進制值為奇數時,相位調整數字延遲單元輸出時鐘選擇器B端口數據，反之輸出選擇器A端口數據。當M級數字延遲單元的延遲量小于一個DDR2系統時鐘周期時,數字延遲單元數量配置寄存器one_hot_clock_lock_delaycell_num增加，以此累加直到鎖定一個時鐘周期為止；反之則減少數字延遲單元的數量，以此遞減直到鎖定一個時鐘周期為止。所述時鐘鎖定數字延遲鏈，其特征在于，延遲時鐘從第M級數字延遲單元時鐘選擇器B端口輸出到選擇器C端口，輸出時鐘存在I個時鐘選擇器B端口上升沿和下降沿偏差；然后經過第M-1級時鐘反相器和時鐘選擇器A端口到選擇器C端口延遲，再經過第M-2級時鐘反相器和時鐘選擇器A端口到選擇器C端口延遲，以此類推，共計經過M-1次時鐘反相器和時鐘選擇器A端口到選擇器C端口延遲。所述時鐘鎖定數字延遲鏈，其特征在于，M為偶數時，數字延遲單元相互抵消了M-2級數字延遲單元時鐘選擇器A端口到選擇器C端口產生的上升沿和下降沿偏差；經過M級數字延遲單元共計產生的偏差為I個時鐘選擇器B端口到選擇器C端口、一個時鐘反相器和一個時鐘選擇器A端口到選擇器C端口上升沿和下降沿偏差之和。時鐘鎖定數字延遲鏈第I級數字延遲單元輸出到相位調整數字延遲單元時鐘選擇器B端口和時鐘反相器輸入端口，相位調整數字延遲單元輸出時鐘選擇器A端口數據，抵消了時鐘鎖定數字鏈的時鐘反相器和選擇器A端口到輸出C端口上升沿和下降沿偏差。經過相位調整后，輸出的時鐘上升沿和下降沿偏差為I個時鐘選擇器B端口到選擇器C端口上升沿和下降沿偏差。M為奇數時，數字延遲單元相互抵消了 M-1級數字延遲單元時鐘選擇器A端口到選擇器C端口產生的上升沿和下降沿偏差；經過M級數字延遲單元共計產生的偏差為I個時鐘選擇器B端口到選擇器C端口上升沿和下降沿偏差。時鐘鎖定數字延遲鏈第I級數字延遲單元輸出到相位調整數字延遲單元時鐘選擇器B本文檔來自技高網...

【技術保護點】
一種高占空比DDR2數字延遲鏈電路，其特征在于：包括數字延遲單元、時鐘鎖定數字延遲鏈、寫操作時鐘數字延遲鏈、寫操作DQS數字延遲鏈和讀操作DQS數字延遲鏈。

【技術特征摘要】
1.一種高占空比DDR2數字延遲鏈電路，其特征在于包括數字延遲單元、時鐘鎖定數字延遲鏈、寫操作時鐘數字延遲鏈、寫操作DQS數字延遲鏈和讀操作DQS數字延遲鏈。2.根據權利要求1所述的高占空比DDR2數字延遲鏈電路，其特征在于所述數字延遲單元是由延遲最小的時鐘反相器和上升沿下降沿偏差較小的時鐘選擇器串聯組成；所述數字 延遲鏈是由多個數字延遲單元串聯而成。3.根據權利2要求所述的高占空比DDR2數字延遲鏈電路，其特征在于，本級數字延遲単元的輸入時鐘進入數字延遲單元時鐘選擇器的端ロ B，下ー級數字延遲單元的輸出信號經過本級數字延遲單元的時鐘反相器后，連接到本級時鐘選擇器端ロ A ;當時鐘選擇器選擇信號為I時，本級數字延遲單元輸出時鐘選擇器端ロ B信號，當本級數字延遲單元的選擇信號為O時，本級數字延遲單元輸出時鐘選擇器端ロ A數據到上ー級數字延遲單元。4.根據權利要求1所述的高占空比DDR2數字延遲鏈電路，其特征在于所述時鐘鎖定數字延遲鏈，由N級相同的數字延遲單元和具備數字延遲單元相同電路結構的ー級相位調整數字延遲單元串聯組成。5.根據權利要求4所述的高占空比DDR2數字延遲鏈電路，其特征在于所述時鐘鎖定數字延遲鏈的輸入端為DDR2的系統時鐘，采用獨熱碼的數字延遲單元數量配置寄存器 one_hot_clock_lock_delaycell_num 對應的ニ進制值最低位 clock_lock_delaycell_num_odd連接至相位調整數字延遲單元,數字延遲單元數量配置寄存器one_hot_clock_lock_delaycell_num作為數字延遲單元的時鐘選擇器的選擇sel端ロ ；one_hot_clock_lock_delaycell_num的第O位連接到第I級數字延遲單元時鐘選擇器的選擇sel端ロ，第I位連接到第2級數字延遲單元時鐘選擇器的選擇sel端ロ，以此類推，第N-1位連接到第N級數字延遲單元時鐘選擇器的選擇sel端ロ ；DDR2系統時鐘連接到每ー級數字延遲單元時鐘選擇器的B端ロ，除第N級數字延遲單元時鐘選擇器的A端ロ連接到固定O，從第I級數字延遲單元到N-1級數字延遲單元的時鐘選擇器A端ロ連接到本級數字延遲單元時鐘反相器的輸出，除第I級數字延遲單元時鐘選擇器的輸出端接到相位調整數字延遲單元外，第N級數字延遲單元時鐘選擇器的輸出連接到第N-1級數字延遲單元時鐘反相器的輸入端，第N-1級數字延遲單元時鐘選擇器的輸出連接到第N-2級數字延遲單元時鐘反相器的輸入端，以此類推，第2級數字延遲單元時鐘選擇器的輸出連接到第I級數字延遲單元時鐘反相器的輸入端；第I級數字延遲單元的輸出連接到相位調整數字延遲單元的時鐘反相器輸入端口和時鐘選擇器A端ロ，時鐘選擇器B端ロ連接到該級時鐘反相器的輸出端ロ，clock_lock_delaycell_num_odd為I時,相位調整數字延遲單元輸出時鐘選擇器B端口數據，反之輸出選擇器A端口數據。6.根據權利要求5所述的高占空比DDR2數字延遲鏈電路，其特征在于所述時鐘鎖定數字延遲鏈，當從第M級數字延遲單元延遲時，即one_hot_clock_lock_delaycell_num第M-1位為1，第M級數字延遲單元時鐘選擇器sel端ロ為I，選擇該級數字延遲單元時鐘選擇器B端ロ作為該級數字延遲單元輸出信號，從第I級至第M-1級數字延遲單元的時鐘選擇器sel端ロ為O，選擇該級數字延遲單元時鐘選擇器A端ロ作為該級數字延遲單元輸出信號；DDR2系統時鐘從第M級數字延遲單元經過ー個時鐘選擇器延遲后，輸入到第M-1級數字延遲單元時鐘反相器，經過反相器后輸入到第M-1級數字延遲單元時鐘選擇器A ロ，第M-1級數字延遲單元輸出信號連接到第M-2級數字延遲單元時鐘反相器，經過反相器后輸入到第M-2級數字延遲單元時鐘選擇器A ロ，以此類推，直至延遲信號到達第I級數字延遲單元的時鐘選擇器的輸出C端ロ，第I級數字延遲單元輸出到相位調整數字延遲單元；clock_lock_delaycell_num_odd為1時,相位調整數字延遲單元輸出時鐘選擇器B端口數據，反之輸出選擇器A端口數據；當M級數字延遲單元的延遲量小于ー個DDR2系統時鐘周期吋，時鐘鎖定鑒相器和時鐘鎖定數字延遲鏈控制器增加選定數字延遲單元的數量，以此累加直到鎖定ー個時鐘周期為止；反之則減少數字延遲單元的數量，以此遞減直到鎖定ー個時鐘周期為止。7.根據權利要求6所述的高占空比DDR2數字延遲鏈電路，其特征在于所述時鐘鎖定數字延遲鏈，延遲時鐘從第M級數字延遲單元時鐘選擇器B端ロ輸出到選擇器C端ロ，輸出時鐘存在1個時鐘選擇器B端口上升沿和下降沿偏差；然后經過第M-1級時鐘反相器和時鐘選擇器A端ロ到選擇器C端ロ延遲，再經過第M-2級時鐘反相器和時鐘選擇器A端ロ到選擇器C端ロ延遲，以此類推，共計經過M-1次時鐘反相器和時鐘選擇器A端ロ到選擇器C端ロ延遲。8.根據權利要求6所述的高占空比DDR2數字延遲鏈電路，其特征在于所述時鐘鎖定數字延遲鏈，M為偶數時，數字延遲單元相互抵消了 M-2級數字延遲單元時鐘選擇器A端ロ到選擇器C端ロ產生的上升沿和下降沿偏差；經過M級數字延遲單元共計產生的偏差為I個時鐘選擇器B端ロ到選擇器C端ロ、一個時鐘反相器和一個時鐘選擇器A端ロ到選擇器C端口上升沿和下降沿偏差之和；時鐘鎖定數字延遲鏈第I級數字延遲單元輸出到相位調整數字延遲單元時鐘選擇器B端口和時鐘反相器輸入端ロ，相位調整數字延遲單元輸出時鐘選擇器A端口數據，抵消了時鐘鎖定數字鏈的時鐘反相器和選擇器A端ロ到輸出C端口上升沿和下降沿偏差；經過相位調整后，輸出的時鐘上升沿和下降沿偏差為I個時鐘選擇器B端ロ到選擇器C端ロ上升沿和下降沿偏差；M為奇數時，數字延遲單元相互抵消了 M-1級數字延遲單元時鐘選擇器A端ロ到選擇器C端ロ產生的上升沿和下降沿偏差；經過M級數字延遲單元共計產生的偏差為I個時鐘選擇器B端ロ到選擇器C端口上升沿和下降沿偏差；時鐘鎖定數字延遲鏈第I級數字延遲單元輸出到相位調整數字延遲單元時鐘選擇器B端ロ和時鐘反相器輸入端ロ，相位調整數字延遲單元輸出時鐘選擇器B端口數據，抵消了時鐘鎖定數字鏈時鐘選擇器B端ロ到輸出C端口上升沿和下降沿偏差；經過相位調整后，時鐘鎖定數字延遲鏈延遲的時鐘上升沿和下降沿偏差為O，輸出時鐘占空比達到了 1:1。9.根據權利要求1所述的高占空比DDR2數字延遲鏈電路，其特征在于所述寫操作時鐘數字延遲鏈，由N級相同的數字延遲單元和具備數字延遲單元相同電路結構的ー級相位調整數字延遲單元串聯組成。10.根據權利要求9所述的高占空比DDR2數字延遲鏈電路，其特征在于所述寫操作時鐘數字延遲鏈的輸入端接到DDR2的系統時鐘，采用獨熱碼的數字延遲單元數量配置寄存器 one_hot_write_clk_delaycell_num 對應的ニ進制值最低位 write_clk_delaycell_num_odd連接至相位調整數字延遲單元，one_hot_write_clk_delaycell_num作為數字延遲單元的時鐘選擇器的選擇sel端ロ，one_hot_write_clk_delaycell_num的第0位連接到延遲鏈第I級數字延遲單元時鐘選擇器的選擇sel端ロ，第I位連接到延遲鏈第2級數字延遲單元時鐘選擇器的選擇sel端ロ，以此類推，第N位連接到延遲鏈第N級數字延遲單元時鐘選擇器的選擇sel端ロ ；輸入的DDR2系統時鐘連接到每ー級數字延遲單元時鐘選擇器的B端ロ，除第N級數字延遲單元時鐘選擇器的A端ロ連接到固定O，從第I級數字延遲單元到N-1級數字延遲單元的時鐘選擇器A端ロ連接到本級數字延遲單元時鐘反相器的輸出，除第一級數字延遲單元時鐘選擇器的輸出端接到相位調整數字延遲單元外，第N級數字延遲單元時鐘選擇器的輸出連接到第N-1級數字延遲單元時鐘反相器的輸入端，第N-1級數字延遲單元時鐘選擇器的輸出連接到第N-2級數字延遲單元時鐘反相器的輸入端，以此類推，第2級數字延遲單元時鐘選擇器的輸出連接到第I級數字延遲單元時鐘反相器的輸入端；經過延遲后的時鐘信號連接到相位調整數字延遲單元的時鐘反相器輸入端ロ和時鐘選擇器A端ロ，時鐘選擇器B端ロ連接到該級時鐘反相器的輸出端ロ，當Write_Clk_delaycell_nUm_odd為I時，相位調整數字延遲單元輸出時鐘選擇器B端口數據，反之輸出選擇器A端口數據。11.根據權利要求10所述的高占空比DDR2數字延遲鏈電路，其特征在于所述寫操作時鐘數字延遲鏈，當從第M級數字延遲單元延遲時，即one_hot_write_clk_delaycell_num第M-1位為1，第M級數字延遲單元時鐘選擇器sel端ロ為I，選擇該級數字延遲單元時鐘選擇器B端ロ作為該級數字延遲單元輸出信號，從第I級至第M-1級數字延遲單元的時鐘選擇器sel端ロ為0，選擇該級數字延遲單元時鐘選擇器A端ロ作為該級數字延遲單元輸出信號；DDR2系統時鐘從第M級數字延遲單元經過ー個時鐘選擇器延遲后，輸入到第M-1級數字延遲單元時鐘反相器，經過反相器后輸入到第M-1級數字延遲單元時鐘選擇器A ロ，第M-1級數字延遲單元輸出信號連接到第M-2級數字延遲單元時鐘反相器，經過反相器后輸入到第M-2級數字延遲單元時鐘選擇器A ロ，以此類推，直至延遲信號到達第I級數字延遲単元的時鐘選擇器的輸出C端ロ，第I級數字延遲單元輸出時鐘輸入到相位調整數字延遲單元，經過相位調整，輸出相對于DDR2系統時鐘延遲3/4個相位的高占空比寫操作時鐘。12.根據權利要求11所述的高占空比DDR2數字延遲鏈電路，其特征在于所述寫操作時鐘數字延遲鏈，延遲時鐘從第M級數字延遲單元時鐘選擇器B端ロ輸出到選擇器C端ロ，輸出時鐘存在I個時鐘選擇器B端口上升沿和下降沿偏差；然后經過第M-1級時鐘反相器和時鐘選擇器A端ロ到選擇器C端ロ延遲，再經過第M-2級時鐘反相器和時鐘選擇器A端ロ到選擇器C端ロ延遲，以此類推，共計經過M-1次時鐘反相器和時鐘選擇器A端ロ到選擇器C端ロ延遲。13.根據權利要求11所述的高占空比DDR2數字延遲鏈電路，其特征在于所述寫操作時鐘數字延遲鏈，M為偶數時，數字延遲單元相互抵消了 M-2級數字延遲單元時鐘選擇器A端ロ到選擇器C端ロ產生的上升沿和下降沿偏差；經過M級數字延遲單元共計產生的偏差為I個時鐘選擇器B端ロ到選擇器C端ロ、一個時鐘反相器和一個時鐘選擇器A端ロ到選擇器C端口上升沿和下降沿偏差之和；寫操作時鐘數字延遲鏈第I級數字延遲單元輸出到相位調整數字延遲單元時鐘選擇器B端口和時鐘反相器輸入端ロ，相位調整數字延遲單元輸出時鐘選擇器A端口數據，抵消了寫操作時鐘數字鏈的時鐘反相器和選擇器A端ロ到輸出C端口上升沿和下降沿偏差；經過相位調整后，輸出的時鐘上升沿和下降沿偏差為I個時鐘選擇器B端ロ到選擇器C端ロ上升沿和下降沿偏差；M為奇數時，...

【專利技術屬性】
技術研發人員：呂新浩，孫翼，高鵬，馬濤，
申請(專利權)人：昆山慧凝微電子有限公司，
類型：發明
國別省市：