【技術實現步驟摘要】
本專利技術涉及DDR2 (Double Data Rate，雙倍速率同步動態隨機存儲器)讀寫操作數字延遲鏈控制器電路應用場合，如DDR，DDR2，DDR3等，屬于高速DDR2讀寫操作數字延遲鏈控制器電路的
技術介紹
隨著片上系統SOC芯片性能的不斷提高，數據吞吐量也越來越大，使得DDR2(Double Data Rate，雙倍速率同步動態隨機存儲器)控制器應用越來越廣泛。芯片在工藝-溫度-電壓變化時，現有DDR2讀寫操作數字延遲鏈控制器技術采用動態更新讀寫操作數字延遲鏈，并沒有考慮到DDR2控制器和DDR2存儲器之間的DQ和DQS處于何種狀態。現有的數字延遲鏈在工藝-溫度-電壓變化時更新數字延遲鏈存在的弊端: 1.DDR2控制器在寫操作過程中，數據DQ信號是在寫操作時鐘域內完成，該時鐘是系統DDR2時鐘經過寫操作時鐘數字延遲鏈延遲3/4個得到的時鐘，如果按照現有的DDR2寫操作時鐘數字延遲鏈控制器動態調整寫操作時鐘，特別是在寫操作時鐘正負沿附近時調整寫操作數字延遲鏈，寫操作時鐘可能會出現毛刺，周期可能會減小，數據DQ信號有效時間減小，嚴重時數據DQ可能不滿足DDR2規范要求的時間窗口 ； 2.DDR2控制器在寫操作過程中，DDR2存儲器接收DQ數據是在寫操作DQS時鐘域內完成，該時鐘與DDR2系統時鐘ddr2_clk具有相同的相位，如果按照現有的DDR2寫操作DQS數字延遲鏈控制器動態調整寫操作DQS信號，特別是在寫操作DQS正負沿附近時，寫操作DQS可能會出現毛刺，周期可能會減小，DQS信號有效時間減小，嚴重時DQS可能不滿足DDR2規范...
【技術保護點】
一種DDR2讀寫操作數字延遲鏈工藝?溫度?電壓控制器電路，其特征在于：它包括DDR2控制器命令檢測器、DDR2工藝?溫度?電壓調整控制器、DDR2寫操作時鐘數字延遲鏈控制器、DDR2寫操作DQS數字延遲鏈控制器和DDR2讀操作DQS數字延遲鏈控制器；該電路中，在DDR2控制器正常工作的情況下，DDR2控制器命令檢測器檢測DDR2控制器和DDR2存儲器之間的命令信號，當檢測到的命令為刷新(refresh)或者自動刷新(self?refesh)時，輸出refresh_state至DDR2工藝?溫度?電壓調整控制器；工藝?溫度?電壓發生變化時，DDR2工藝?溫度?電壓調整控制器在refesh_state有效的條件下，發出同步使能信號至DDR2寫操作DQS數字延遲鏈控制器和DDR2讀操作DQS數字延遲鏈控制器，更新讀寫操作數字延遲鏈。
【技術特征摘要】
1.一種DDR2讀寫操作數字延遲鏈工藝-溫度-電壓控制器電路，其特征在于:它包括DDR2控制器命令檢測器、DDR2工藝-溫度-電壓調整控制器、DDR2寫操作時鐘數字延遲鏈控制器、DDR2寫操作DQS數字延遲鏈控制器和DDR2讀操作DQS數字延遲鏈控制器；該電路中，在DDR2控制器正常工作的情況下，DDR2控制器命令檢測器檢測DDR2控制器和DDR2存儲器之間的命令信號，當檢測到的命令為刷新(refresh)或者自動刷新(self refesh)時，輸出refresh_state至DDR2工藝-溫度-電壓調整控制器；工藝-溫度-電壓發生變化時，DDR2工藝-溫度-電壓調整控制器在refeSh_State有效的條件下，發出同步使能信號至DDR2寫操作DQS數字延遲鏈控制器和DDR2讀操作DQS數字延遲鏈控制器，更新讀寫操作數字延遲鏈。2.根據權利要求1所述的控制器電路，其特征在于:所述DDR2控制器命令檢測器，輸入信號為 DDR2 控制命令 cs_n, ras_n, cas_n, we_n, cke, DDR2 系統時鐘 ddr_clk 和 DDR2系統復位信號resetn，輸出信號為DDR2刷新狀態refresh_state信號；DDR2控制器命令檢測器在DDR2系統復位信號resetn低電平時完成異步復位，refresh_state在復位狀態時為O。3.根據權利要求2所述的控制器電路,其特征在于:當cs_n,ras_n,cas_n為0,we_n和cke為I時，DDR2控制器命令檢測器檢測到刷新(refresh)或者自動刷新(self refesh)命令，該信號為ddr_mem_refresh_tmp ;在DDR2控制器時鐘域內，將ddr_mem_refresh_tmp用寄存器打一拍，得到ddr_mem_refresh_tmp延遲一個DDR2控制器系統時鐘后的ddr_mem_refresh_delaylcycle信號；在DDR2控制器時鐘域內，通過DDR2寄存器將ddr_mem_refresh_tmp 和 ddr_mem_refresh_delaylcycle 做或運算的結果 refresh_state 信號輸出至DDR2工藝-溫度-電壓調整控制器。4.根據權利要求1所述的控制器電路，其特征在于:所述DDR2工藝-溫度-電壓調整控制器，輸入信號為DDR2系統時鐘ddr_clk，DDR2系統復位信號resetn，系統更新DDR2數字延遲鏈resync信號,系統更新數字延遲鏈使能信號auto_resync_en, DDR2數字延遲鏈鎖定lock信號，輸出更新DDR2讀寫操作數字延遲鏈oreSync_dll至DDR2讀寫操作數字延遲鏈控制器；DDR2工藝-溫度-電壓調整控制器在DDR2系統復位信號resetn低電平時完成異步復位，oresync_dll在復位狀態時為O。5.根據權利要求4所述的控制器電路，其特征在于:在DDR2數字延遲鏈鎖定lock信號有效的條件下，resync為I或者auto_resync_en和refresh_state信號同時為I時，輸出更新DDR2讀寫操作數字延遲鏈oresync_dll中間變量oresync_dll_tmp為I,在DDR2控制器時鐘域內，將oresync_dll_tmp用寄存器打一拍得到的oresync_dll信號輸出至DDR2讀寫操作數字延遲鏈控制器。6.根據權利要求1所述的控制器電路，其特征在于:所述DDR2寫操作時鐘數字延遲鏈控制器，輸入信號為DDR2系統時鐘ddr_clk，DDR2系統復位信號resetn，DDR2系統寫操作時鐘配置寄存器 write_clk_add_delay, write_clk_config_minus 和 write_clk_config_add,時鐘鎖定數字延遲鏈的鎖定lock信號和鎖定一個ddr_clk周期對應的延遲鏈延遲單元數量clock_locked_delaycell_num信號,輸出DDR2系統時鐘延遲3/4個相位所需的延遲單兀數量對應的獨熱碼 one_hot_write_clk_delaycell_num 和 write_clk_delaycell_num_odd至寫操作時鐘延遲鏈。7.根據權利要求6所述的控制器電路，其特征在于:在DDR2系統時鐘域內，clock—locked—delaycell—num 右移 2 位與 3 相乘，加上 clock—locked—delaycell—num[l]和clock—locked—delaycell—num，得到 write—elk—ideal—delaycell—num，根據 DDR2 規范，寫操作時DQ數據信號應當位于DDR2系統時鐘3/4處相位，在深亞微米工藝下，后端布局布線中存在著線延遲，芯片輸出輸入管腳延遲及板級延遲等問題，寫操作DQ數據信號可能和DDR2系統時鐘存在偏差，需要根據實際電路延遲對write—elk—ideal—delaycell—num 進行修正，定義修正后的 write_clk_ideal_delaycell_num 為 write_clk_ideal_delaycell—num—modified ；當鎖定lock信號有效時，若寫操作DQ數據信號在DDR2系統時鐘 1/4 相位之后，DDR2 系統配置 write—elk—add—delay 為 0，對 write—elk—ideal—delaycell—num 進行減小修正，艮P write_clk—ideal_delaycell—num—modified 為 write_elk—ideal—delaycell—num 減去 write—elk—config—minus ;若寫操作 DQ 數據信號在DDR2 系統時鐘 1/4 相位之前，DDR2 系統配置 write—elk—add—delay 為 1，對 write—elk—ideal_delaycell—num 進行增力口修正，艮P write_clk—ideal_delaycell—num—modified 為write_clk_ideal_delaycell_num 與 write_clk—config—add 之和；將(write_clk—ideal_delaycell—num—modified-1)轉換為獨熱碼 one—hot—write—elk—delaycell—num ;在 DD...
【專利技術屬性】
技術研發人員：呂新浩，孫翼，高鵬，馬濤，
申請(專利權)人：昆山慧凝微電子有限公司，
類型：發明
國別省市：
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