本發明專利技術公開了柔性閃存命令，其中，控制閃存介質系統的方法包括提供具有處理器控制模式的閃存通道控制器、創建并提供軟上下文。該軟上下文通常將閃存通道控制器置入處理器控制模式。在處理器控制模式中，閃存通道控制器存儲整個軟上下文，完成對任何未完成的上下文的執行，暫停正常的硬件自動化，然后執行軟上下文。
【技術實現步驟摘要】
本專利技術總體涉及閃存介質系統，特別地，涉及用于一種實施柔性閃存命令的方法和/或裝置。
技術介紹
閃存接口命令用于控制信息到閃存存儲器器件的讀取和寫入。用于鎖定、解鎖、編程或刪除閃存存儲器的具體命令因每個制造商而不同。為了避免每個器件需要制造獨特的驅動軟件，傳統的閃存介質控制器可以支持一組通用閃存接口(CFI)命令，以使器件確定其本身以及其關鍵運行參數。普通的閃存接口(CFI)命令簡化了硬件的自動化并且簡化了固件設計，同時提供與現有閃存器件的互操作性。然而，普通的閃存接口(CFI)命令不支持用于從特定的閃存器件獲得特定性能的一組命令。期望實現一種用于實施柔性閃存命令的方法和/或裝置。
技術實現思路
本專利技術涉及控制閃存介質系統的方法。該方法包括提供具有處理器控制模式的閃存通道控制器以及創建并提供軟上下文。軟上下文一般使閃存通道控制器進入處理器控制模式。在處理器控制模式中，閃存通道控制器存儲整個軟上下文，完成任何未完成的上下文的執行，暫停正常的硬件自動化，然后執行軟上下文。本專利技術的目標、特征和優點包括提供用于實施柔性閃存命令的方法和/或裝置，其可以(i)允許被硬件原始不支持的命令應用于閃存，(ii)提供只對閃存通道控制器可見的處理器控制模式，(iii)允許硬件被固件指示以執行可以在閃存上執行的幾乎所有的原子操作，(iv)允許固件采取直接控制內置在閃存介質控制器中的硬件資源，以方便閃存介質的控制和數據的移動，和/或(V)創建并提供軟上下文，以控制閃存介質控制器。附圖說明從下面的詳細說明書和所附權利要求書及附圖中，上述和其他目的、特征和優點將變得顯而易見，其中圖1是示出了在單芯片系統(SOC)環境中實現的閃存介質控制器的框圖；圖2是示出了根據本專利技術實施方式的示例閃存介質控制器(FMC)結構的框圖；圖3是示出了根據本專利技術實施方式的示例閃存通道控制器結構的框圖；圖4是示出了圖3的上下文管理器模塊的示例子模塊的示圖；圖5是示出了圖3的裸片管理模塊的示例子模塊的示圖；圖6是示出了圖3的閃存操作管理器模塊的示例子模塊的示圖7是示出了圖3的數據流管理器模塊的示例子模塊的示圖；圖8是示出了實現了圖3的上下文管理器模塊的示例子模塊的示圖；以及圖9是示出了圖3的閃存操作管理器的示例實施方式的示圖；圖10是示出了用于圖9的示例納米指令集的示圖；以及圖11是示出了根據本專利技術的示例軟上下文的示圖。具體實施例方式在一個實現方案中，根據本專利技術的系統可以被設計為通過各種大容量存儲協議進行操作，包括SAS (“串行連接SCSI”)、FC (“光纖通道”)和FC-AL (“光纖通道仲裁環路”)，所有這些都是基于小型計算機系統接口(“SCSI”)協議和串行ATA (“SATA”)協議的。本領域普通技術人員應當熟悉這些大容量存儲協議，因此，這樣的協議不會在本文中進一步討論。除非在調用特定協議的情況下，本文所公開的系統和方法不依賴于正在使用的特定協議，并被設計為通過所有協議進行正確操作。此外，根據本專利技術實施方式的系統和方法可以適用于與目前在使用或將來開發的其他類似協議一起使用，這些協議包括用于企業級應用的協議以及用于諸如最終用戶的其他應用協議。本文所述的系統包括用于實現閃存器件的閃存控制器硬件架構的新方法和/或裝置。參照圖1，其示出了通過根據本專利技術實施方式的閃存介質控制器所實現的系統100的框圖。在一個示例中，系統(或結構)100可包括塊(或電路)102、多個塊(或電路)104a至104n、多個塊(或電路)106a至106n、塊(或電路)18、塊(或電路)110、塊(或電路)112、塊(或電路)114、塊(或電路)116。電路102至116可以表示被實現為硬件、固件、軟件、硬件、固件和/或軟件的組合或者其他的模塊和/或塊。在一個示例中，塊102可以實現根據本專利技術實施方式的閃存介質控制器(FMC)。塊104a至104n可以被實現為第一數量的閃存儲器件或元件。塊104a至塊104n可以耦接至塊102的第一閃存通道。塊102的第一閃存通道可以被配置為對各個塊104a至104n提供獨立的芯片啟用(CE)信號。塊106a至塊106n可以被實現為第二數量的閃存存儲器件或部件。塊106a至塊106n可耦接至塊102的第二閃存通道。塊102的第二閃存通道可以被配置為對各個塊106a至塊106n提供獨立的芯片啟用(CE)信號。盡管FMC102以兩個閃存通道的示例進行了說明，對本領域技術人員顯而易見的是，可以相應地實現另外的閃存通道以滿足特定實現的設計標準。閃存器件104a至104n和106a至106n可以被實現為包括一個或多個裸片的單個閃存組(flash package)o閃存器件104a至104n和106a至106n通過使用NAND和/或NOR閃存器件來實現。塊102可以包括用于NAND閃存和/或NOR閃存的適當的物理層支持(PHY )。塊108可以實現可耦接至塊102的外部FMC處理器(FARM)。塊110可以實現可被配置為將靜態隨機存取存儲器(SRAM)和/或動態隨機存取存儲器(DRAM)耦接至塊102的存儲器控制器。塊112可以被實現為一個或多個SRAM器件。塊114可以被實現為一個或多個DRAM裝置。塊116可以實現耦接塊110和塊114的雙倍數據速率物理層(PHY)接口。在一個示例中，塊102、108、110、112、114和116可以實現單芯片系統(SOC)結構。塊102可以實現為被配置為協助各種應用程序使用閃存器件104a至104n和閃存器件106a至106n的軟IP塊。正如本文使用的，術語“軟IP塊”通常是指可以以軟件(例如，HDL代碼、RTL代碼等)提供的集成電路的構建塊(building block)。塊102通常支持與閃存器件的多個閃存接口。塊102通常不包括處理器(例如ARM)。然而，在一個示例中，塊102可以實現被配置為將塊102耦接至外部處理器108的接口(例如32位的AHB等)。塊102通常被配置為處理由塊104a至104n和塊106a至106n形成的閃存介質海量存儲陣列的管理。在一個示例中，塊102可以利用多例示(multiply-1nstantiated)閃存通道控制器(FLC)，其能夠執行與附接有多個獨立閃存器件的單個閃存數據通道相關聯的大部分管理功能。從塊102可能對閃存訪問了解甚少這個意義上說，塊102的功能可能有點寬泛。塊102通常更多地涉及將閃存感知(flash-aware)通道編織(weave)成單個硬件實體。在一個示例中，實現塊102的軟IP可以進行參數化以支持用于應用程序的最大可能通道。例如，在一個實現中，通道的數量可以為2。在另一實現中，數量可以為8。在一個示例中，塊102可以支持的特征包括(i)兩個閃存通道；(ii)在每個閃存通道上的高達八個芯片啟用信號(CE) ; (iii)閃存接口，包括異步正常模式、異步擴展模式、Togglel. 0,ONFI2. 3,ONFI2. l、Toggle2. 0 ；(iv)硬件可配置的多個通道之間的專用ECC或共享ECC (例如實現塊102的軟IP包的參數化特征)；(V)閃存接口上的8位數據；(vi)Toggle2. 0或0NFI2. 3的閃存接口規范的閃存接口上的高達本文檔來自技高網...
【技術保護點】
一種控制閃存介質系統的方法，所述方法包括：提供具有處理器控制模式的閃存通道控制器；創建并提供軟上下文，其中，所述軟上下文將所述閃存通道控制器置入所述處理器控制模式，其中，所述閃存通道控制器存儲整個軟上下文、完成對任何未完成的上下文的執行、暫停正常的硬件自動化、然后執行所述軟上下文。
【技術特征摘要】
2011.07.14 US 61/507,665;2011.12.21 US 13/332,8491.一種控制閃存介質系統的方法，所述方法包括提供具有處理器控制模式的閃存通道控制器；創建并提供軟上下文，其中，所述軟上下文將所述閃存通道控制器置入所述處理器控 制模式，其中，所述閃存通道控制器存儲整個軟上下文、完成對任何未完成的上下文的執 行、暫停正常的硬件自動化、然后執行所述軟上下文。2.根據權利要求1所述的方法，其中，所述處理器控制模式對所述閃存通道控制器外 部的邏輯是透明的。3.根據權利要求1所述的方法，其中，所述軟上下文向所述閃存通道控制器提供軟命令。4.根據權利要求3所述的方法，其中，所述軟命令被配置為執行不被硬件原始支持的 操作。5.根據權利要求3所述的方法，其中，所述軟命令包含一個或多個非自動化命令。6.根據權利要求3所述的方法，其中，所述軟命令包含一個或多個供應商特定的診斷 命令。7.根據權利要求3所述的方法，其中，所述軟命令包含一個或多個錯誤處理命令。8.根據權利要求1所述的方法，其中，一經接收到所述軟上下文，所述閃存通道控制器 就從正常操作模式切換至所述處理器控制模式、執行由一個或多個軟命令所指定的一個或 多個軟閃存操作、返回至所述正常操作模式、以及開始從不由所述閃存通道控制器原始支 持的一個或更多上下文列表中提取上下文。9.一種裝置，包括閃存通道控制器，被配置為執行到附接至所述閃存通道控制器的多個閃存器件中的每 一個的上下文，所述閃存通道控制器具有處理器控制模式；以及納米序列器，被設置在所述閃存通道控制器內，并且被配置為支持處理器控制模式操 作，其中，所述處理器控制模式操作適用于驅動所述閃存通道控制器的硬件資源以訪問至 少一個閃存器件并移動數據進出數據路徑。10.根據權利要求9所述的裝置，其中，所述處理器控制模式操作響應于以下項來執 行用于閃存總線操作的納米指令集，等待指定的時鐘周期數，等待就緒/忙碌線以進入在 相關字段中定義的特定狀態，在對狀態寄存器輪詢的同時等待特定條件，等待數據流管理 緩沖器達到一特殊狀態，設定連續的狀態輪詢嘗試之間的時鐘周期數，設定用于數據傳輸 的默認字節數，設定用于閃存交易的40位閃存地址的三個...
【專利技術屬性】
技術研發人員：維奈·阿肖克·蘇曼納切，杰克遜·L·埃利斯，邁克爾·S·希肯，蒂莫西·W·斯瓦托什，馬丁·S·德爾，帕米拉·S·亨普斯特德，
申請(專利權)人：LSI公司，
類型：發明
國別省市：
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