本申請案涉及使用微波進行的U-MOS溝槽型面優化和蝕刻損傷移除。本發明專利技術描述半導體裝置和用于制作這些裝置的方法。UMOS(U形MOSFET)半導體裝置可通過如下方式形成：提供半導體襯底；使用濕式或干式蝕刻過程在所述襯底中形成溝槽；以及隨后在低溫下使用微波MW輻射所述溝槽結構。MW輻射過程改善了所述溝槽的型面且修復由所述干式蝕刻過程引起的對所述溝槽結構的損傷。所述微波輻射可有助于使所述半導體襯底中的Si或SiGe原子重新對準，且對在所述干式蝕刻過程之后存在的缺陷進行退火消除。而且，所述微波輻射可吸收在所述干式蝕刻過程中使用的保留在所述溝槽結構的晶格中的原子或離子。還描述其它實施例。
【技術實現步驟摘要】
本申請案大體上涉及半導體裝置和用于制作這些裝置的方法。更具體來說，本申請案描述含有溝槽結構的UMOS半導體裝置，所述溝槽結構具有已使用微波輻射而優化的型面且已移除蝕刻損傷。
技術介紹
含有集成電路(IC)或離散裝置的半導體裝置在廣泛多種電子設備中使用。IC裝置(或芯片，或離散裝置)包括已在半導體材料襯底的表面中制造的微型化電子電路。所述電路由許多重疊的層組成，包含含有可擴散到襯底中的摻雜劑的層(稱為擴散層)，或含有植入到襯底中的離子的層(植入層)。其它層是導體(多晶硅或金屬層)或導電層(通孔或接觸層)之間的連接。IC裝置或離散裝置可以逐層的工藝來制造，所述工藝使用許多步驟的組合，包含生長層、成像、沉積、蝕刻、摻雜和清潔。硅晶片通常用作襯底，且使用光刻來將襯底的不同區域標記為經摻雜或沉積，且界定多晶硅、絕緣體或金屬層。一種類型的半導體裝置一金屬氧化物硅場效應晶體管(MOSFET)裝置，可廣泛用于許多電子設備中，包含汽車電子設備、磁盤驅動器和電源。一些MOSFET裝置可形成于已在襯底中產生的溝槽中。使得溝槽配置較有吸引力的一個特征在于，電流垂直地流過MOSFET的溝道。與電流水平地流過溝道且隨后垂直地流過漏極的其它MOSFET相比，這準許較高的單元和/或電流溝道密度。溝槽MOSFET裝置含有形成于溝槽中的柵極結構，所述柵極結構含有柵極絕緣層，所述柵極絕緣層位于溝槽的側壁和底部上(即，鄰近于襯底材料)，其中所述柵極絕緣層上已形成有導電層。
技術實現思路
本專利技術描述半導體裝置和用于制作這些裝置的方法。UM0S(U形M0SFET)半導體裝置可通過如下方式形成提供半導體襯底；使用濕式或干式蝕刻過程在所述襯底中形成溝槽；以及隨后在低溫下使用微波(MW)輻射所述溝槽。MW輻射過程改善了所述溝槽的型面且修復由所述干式蝕刻過程引起的對所述溝槽結構的損傷。所述微波輻射可有助于使所述半導體襯底中的Si或SiGe原子重新對準，且對在所述干式蝕刻過程之后存在的缺陷進行退火消除。而且，所述微波輻射可吸收在所述干式蝕刻過程中使用的保留在所述溝槽結構的晶格中的原子或離子。附圖說明鑒于圖式可更好地理解以下描述，圖中圖)展示用于制作半導體結構的方法的一些實施例，所述半導體結構含有襯底和外延(或“epi”)層，所述外延層的上表面上具有掩模；圖2描繪用于制作半導體結構的方法的一些實施例，所述半導體結構含有形成于所述外延層中的溝槽；以及圖3描繪用于通過用微波輻射所述溝槽來制作半導體結構的方法的一些實施例；圖4到5展示用于通過使用分批反應器來制作半導體結構的方法的一些實施例。圖6展示用于制作半導體結構的方法的一些實施例，所述半導體結構在溝槽中含有導電層； 圖7展示用于制作半導體結構的方法的一些實施例，所述半導體結構含有形成于柵極絕緣層上的柵極；圖8展示用于制作半導體結構的方法的一些實施例，所述半導體結構含有位于柵極上的絕緣罩；以及圖9展示用于制作半導體結構的方法的一些實施例，所述半導體結構含有溝槽MOSFET 裝置。圖式說明半導體裝置和用于制作這些裝置的方法的特定方面。連同以下描述一起，圖式說明和解釋方法以及通過這些方法產生的結構的原理。在圖中，為了清楚而放大層和區的厚度。不同圖中的相同參考標號表示相同元件，且因此將不重復其描述。由于本文使用術語“在...上”、“附接到”或“耦合到”，因此一個物體(例如，材料、層、襯底等)可在另一物體上、附接到另一物體或耦合到另一物體，無論所述一個物體是否直接在另一物體上、附接到另一物體或耦合到另一物體或者在所述一個物體與另一物體之間存在一個或一個以上介入物體。而且，在提供了的情況下，方向(例如，上方、下方、頂部、底部、側面、上、下、下面、上面、上部、下部、水平、垂直、“x”、“y”、“z”等等)是相對的且僅通過實例來提供，且是為了便于說明和論述而不是為了限制。另外，在對元件列表(例如，元件a、b、c)做出參考的情況下，此參考既定包含所列出元件自身中的任一者、少于全部的所列出元件的任一組合，和/或全部的所列出元件的組合。具體實施例方式以下描述提供具體細節以便提供透徹理解。不過，所屬領域技術人員將理解，半導體裝置以及制造和使用所述裝置的關聯方法可在不使用這些具體細節的情況下實施和使用。實際上，半導體裝置和關聯方法可通過修改所說明的裝置和方法來進行實踐，并且可與產業中常用的任何其它設備和技術結合使用。舉例來說，雖然描述涉及U-MOS (U形M0SFET)半導體裝置，但可針對任何其它類型的半導體裝置(例如LDMOS或CMOS裝置)來進行修改，所述其它類型的半導體裝置可或可不含有在溝槽中形成的柵極結構。半導體裝置和用于制造此些裝置的方法的一些實施例說明于圖式中且在本文中進行描述。在這些實施例中，方法可如圖1中描繪那樣開始，此時首先提供半導體襯底105作為半導體結構100的部分。可使用任何半導體襯底作為襯底105。一些襯底的實例包含單晶硅晶片、外延Si層和/或例如用在絕緣體上硅(SOI)技術中的接合晶片。而且，通常用于電子裝置的任何其它半導電材料在適當條件下可用作襯底105的材料，包含Ge、SiGe、GaN, C和/或任何純的或復合的半導體，例如II1-V或I1-VI及其變型。任何或所有的這些襯底均可保持為未摻雜或摻雜有任何數目的P型或n型摻雜劑或摻雜劑的組合。在一些配置中，襯底105包括單晶Si或SiGe晶片,其重摻雜有任何類型或任何數目的n型摻雜劑達所需濃度，如圖1所示。半導體結構100可任選地含有位于襯底105的上表面的一部分上的一個或一個以上外延(或“印i”)層。在圖1中，個別外延層(或多個外延層)描繪為外延層110。在一些配置中，外延層Iio實質上覆蓋襯底105的整個上表面。在Si用作襯底105的材料的情況下，外延層110包括Si。外延層110可使用任何過程來提供，包含任何外延沉積過程。在一些情況下，外延層可輕摻雜有任何類型或任何數目的P型摻雜劑，如圖1所示。接下來，如圖2所示，可在外延層110 (且任選地在襯底105中)形成溝槽120。溝槽120可通過任何過程形成，包含使用在外延層110的上表面上形成的掩模115，如圖1所示。接著通過使用任何蝕刻劑蝕刻外延層110 (且在需要時蝕刻襯底105)的材料來形成溝槽120。在一些實施例中，可使用干式蝕刻過程來蝕刻外延層110，直到溝槽120在外延層110中已達到所需深度和寬度為止。可以控制溝槽120的深度和寬度以及寬度與深度的比(縱橫比)，使得稍后沉積的絕緣層適當地填充在溝槽中并使空穴的形成最小化。在一些實施例中，溝槽的深度可以是約0.1iim到約IOOii m。在其它實施例中，溝槽的深度可以是約2 iim到約5 iim。在另一些實施例中，溝槽的深度可以是這些量的任何合適組合或子范圍。在一些實施例中，溝槽的寬度可以是約0.1iim到約50 iim。在其它實施例中，溝槽的寬度可以是約0.1 ii m到約I ii m。在另一些實施例中，溝槽的深度可以是這些量的任何合適組合或子范圍。就溝槽的此些深度和寬度來說，溝槽的縱橫比可以是約1:1到約1: 50。在其它實施例中，溝槽的縱橫比可以是約1: 5到1: 8.3。在另一些實施例中，溝槽的縱橫比可以是這些量的任何合適本文檔來自技高網...
【技術保護點】
一種用于在半導體襯底中制作溝槽的方法，其包括：提供半導體襯底；使用濕式或干式蝕刻過程在所述襯底中形成溝槽；以及在低溫下使用微波輻射所述溝槽。
【技術特征摘要】
...
【專利技術屬性】
技術研發人員：羅伯特·J·珀特爾，
申請(專利權)人：飛兆半導體公司，
類型：發明
國別省市：
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