集成電路與其內的密封環制造技術

本發明專利技術公開一種集成電路與其內的密封環。該集成電路包括第一密封環。第一密封環配置于集成電路內。該第一密封環包括至少一交錯排列結構以及至少一連續線段結構。其中，所述至少一交錯排列結構包括多個交錯單元，該多個交錯單元彼此交錯排列連接。

【技術實現步驟摘要】

本專利技術涉及一種集成電路，且特別是涉及一種具有密封環(seal ring)的集成電路。
技術介紹
—般而言,集成電路(integrated circuits, IC)的生產，主要分為三個階段娃晶片的制造、在硅晶片上制作集成電路以及后續集成電路的封裝(package)與測試等。當進行集成電路的封裝時，需先進行集成電路的切割(saw)。切割集成電路硅晶片時，有可能自切割的邊緣處形成微小裂痕，尤其是接近邊角處。所形成的裂痕可能會朝向集成電路的中心電路區域推進而造成其中的電路區域毀壞。因此，在切割集成電路硅晶片時，為了保護集成電路中心的電路區域，一般會在集成電路硅晶片上介于電路區域以及其邊緣間，配置密封環(seal ring)。密封環可以防止，例如，因切割集成電路時的應力(stress)所導致裂痕的任何裂痕侵入集成電路內部的電路區域。此夕卜，密封環也可避免濕氣滲入，或是避免例如酸性或堿性的化學物質進入而損壞集成電路內部的電路區域。然而，密封環的材質通常為導電材質，例如金屬及襯底(substrate)材料等，雖然密封環可以防止芯片切割產生的裂痕及濕氣滲入，但密封環可能將電路區域中的干擾傳到外部電路或者將外部干擾電磁信號傳到芯片內部的集成電路，進而影響到整體集成電路的運作。雖然在此所稱的密封環有密封二字，不過，在本申請當中的密封環并不一定是完全密封。如美國專利案6492716號的第三圖所示，其密封環之間有缺口。盡管在其缺口處可能會滲入濕氣與酸堿物質，同時也會減損抵抗應力的強度，不過熟悉本項技藝者應能認同這樣的結構同樣可稱之為「密封環」。因此，在本申請中所指稱的密封環，并不排除上述具有缺口的密封環結構
技術實現思路
有鑒于前述問題，本專利技術的目的在于提供一種集成電路，其包括至少一密封環具有交錯排列結構，可以使得密封環具有高阻抗值，進而防止外部電磁信號干擾集成電路的內部電路運作，并且同時能夠防止濕氣滲入或是切割芯片可能導致的裂痕。為達上述目的，根據本專利技術的一實施例，本專利技術提供一種集成電路，其包括第一密封環。第一密封環配置于集成電路內。該第一密封環包括至少一交錯排列結構，其中，該至少一交錯排列結構包括多個交錯單元，多個交錯單元彼此交錯排列連接。在本專利技術的一實施例中，所述集成電路還包括第二密封環，配置于集成電路中且環繞于第一密封環之外。在本專利技術的一實施例中，所述第二密封環構成封閉區域，且第一密封環配置于此封閉區域中。在本專利技術的一實施例中，所述第二密封環為連續線段結構。 在本專利技術的一實施例中，所述第二密封環具有不相等寬度。根據本專利技術的另一實施例，本專利技術提供一種集成電路內的密封環。所述密封環配置于集成電路內且環繞集成電路的電路區域。所述密封環包括至少一交錯排列結構，其中，該至少一交錯排列結構包括多個交錯單元，所述多個交錯單元彼此交錯排列連接。在本專利技術的一實施例中，該多個交錯單元中各個交錯單元之間的多個連接面的寬度小于預設寬度值。在本專利技術的一實施例中，所述至少一交錯單元與至少一連續線段結構的至少一部分連接的連接面的寬度小于預設寬度值。 在本專利技術的一實施例中，在所述至少一交錯單元中相鄰的兩個交錯單元為角對角相連接，且為交錯排列連接。在本專利技術的一實施例中，所述至少一交錯單元具有不相等體積。在本專利技術的一實施例中，所述至少一交錯單元具有不相等形狀。在本專利技術的一實施例中，所述至少一連續線段結構的寬度實質上不相等。基于上述，本專利技術提供一種集成電路，其包括至少一密封環具有交錯排列結構，所述交錯排列結構中的多個交錯單元以互相交錯的連接方式，使得密封環具有高阻抗的效果。由于交錯單元為互相密合的連接方式，使得密封環同時能夠防止濕氣滲入或是由于芯片切割產生的裂痕。由于具交錯排列結構的密封環具有高阻抗，可以避免集成電路內電路運作時產生的干擾傳到外部電路，同時可以防止外部電磁信號干擾集成電路的內部電路運作。為讓本專利技術的上述特征和優點能更明顯易懂，下文特舉實施例，并配合所附附圖作詳細說明如下。附圖說明圖I是本專利技術的一實施例所繪示的一種集成電路結構的示意圖；圖2、圖3、圖4A以及圖4B是本專利技術的多個實施例分別繪示的多種第一密封環結構的局部放大圖；圖5至圖9是本專利技術的多個實施例分別繪示的多種集成電路結構的示意圖。具體實施例方式下面，將參照附圖對本專利技術的示例性實施例進行詳細描述，以便使本領域技術人員能夠實現本專利技術。本專利技術的觀念可以以多種形式實施，而不是局限于本文描述的示例性實施例中。為了清楚的目的，在描述中省略了公知部分，而且在整個附圖中，相同的附圖標記表示相同的元件。圖I是根據本專利技術的一實施例所繪示的一種集成電路結構的示意圖。請參照圖1，集成電路100包括多個焊墊120_1 120_8以及第一密封環110。所述多個焊墊120_1 120_8配置于集成電路100內，且在本實施中，所述多個焊墊120_1 120_8環繞集成電路100內的電路區域(未繪示于圖I中)。第一密封環110配置于集成電路內且環繞所述多個焊墊120_1 120_8。第一密封環110包括交錯排列結構(staggered structure) 130以及連續線段結構(continuous segment structure) 140。交錯排列結構130包括至少一交錯單元130_1 130_3。該至少一交錯單元130_1 130_3的形狀可以為例如四邊形。該至少一交錯單元130_1 130_3可以與相鄰的連續線段結構140彼此交錯排列連接，且該至少一交錯單元130_1 130_3之間也為彼此交錯排列連接。該種配置方式可以使得第一密封環110形成一封閉區域，防止電路區域被應力破壞，且避免濕氣的滲入。同時，由于交錯排列結構130的所述至少一交錯單元130_1 130_3之間具有彼此交錯排列連接的配置方式，可以減少所述至少一交錯單元130_1 130_3之間的接觸面積，因此交錯排列結構130具有高阻抗值。如此一來，交錯排列結構130可以避免將集成電路內電路運作時產生的干擾傳到外部電路，同時可以防止外部電磁信號干擾集成電路的內部電路運作。圖2是根據本專利技術的一實施例所繪示的一種第一密封環結構的局部放大圖。請參照圖2，在本實施例中，第一密封環200包括交錯排列結構210以及連續線段結構220。連 續線段結構220在與交錯排列結構210平行的部分線段的寬度為寬度W0。交錯排列結構210包括多個交錯單元210_1 210_3。舉例說明，交錯單元210_1與交錯單元210_2之間連接的連接面寬度可以為寬度Wl ;交錯單元210_2與交錯單元210_3之間連接的連接面寬度可以為寬度W2 ;交錯單元210_3與連續線段結構220之間的連接面寬度可以為寬度W3。另外，寬度W1、W2、W3均小于預設寬度值，例如預設寬度值為寬度W0。第一密封環200的阻抗值可以經由調整寬度Wl W3的設定值而有所不同。當寬度Wl W3的設定值越小時，可相對提高第一密封環200的阻抗值。例如，寬度Wl W3可以設定為小于預設寬度值，所述預設寬度值可以是連續線段結構220的部分線段的寬度W0。在其他實施例中，寬度Wl W3可調整為僅有角對角(corner-to-corner)相連接的接觸面寬度。圖3是根據本專利技術的一實施例所繪示的一種第本文檔來自技高網...

【技術保護點】
一種集成電路，包括：第一密封環，配置于該集成電路內，該第一密封環包括至少一交錯排列結構；其中，該至少一交錯排列結構包括多個交錯單元，該多個交錯單元彼此交錯排列連接。

【技術特征摘要】
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【專利技術屬性】
技術研發人員：郭秉捷，林鴻文，吉宇杰，
申請(專利權)人：美商威睿電通公司，
類型：發明
國別省市：