具有軟錯誤翻轉免疫性的存儲器元件制造技術

本發(fā)明專利技術提供了帶有存儲器單元的集成電路。存儲器單元可以具有連接成環(huán)形配置的四個類似反相器電路和四個相應的存儲節(jié)點。四個類似反相器電路可以形成該存儲器單元的存儲部分。在上拉和下拉路徑中，某些類似反相器電路可以具有三態(tài)晶體管。該三態(tài)晶體管可以由地址信號控制。地址和存取晶體管可以耦合在某些存儲節(jié)點和數(shù)據(jù)線之間。該地址和存取晶體管可以用來讀取和寫入存儲器單元。在寫操作期間，可以使地址信號有效以關斷三態(tài)晶體管和消除單元的競爭電流。在讀和正常操作期間，可以使該地址信號無效以允許該類似反相器電路保持所述單元的當前狀態(tài)同時提供軟錯誤翻轉免疫性。

【技術實現(xiàn)步驟摘要】
【國外來華專利技術】
本申請要求2010年4月2日提交的美國專利申請12/753809的優(yōu)先權和益處。
技術介紹
集成電路經(jīng)常包含易失性存儲器元件。典型的易失性存儲器元件基于交叉耦合的反相器(鎖存器)。只有在集成電路上電時，易失性存儲器元件才保持數(shù)據(jù)。在電力損失的情況下，易失性存儲器元件中的數(shù)據(jù)會丟失。盡管非易失性存儲器元件(比如基于電可擦除可編程只讀存儲器技術的存儲器元件)不會以這種方式遭受數(shù)據(jù)丟失，但是將非易失性存儲器元件制作為給定集成電路的部件經(jīng)常是不期望的或不可行的。結果是，經(jīng)常使用易失性存儲器元件。比如，靜態(tài)隨機存取存儲器(SRAM)芯片包含SRAM單元，其為一種類型的易失性存儲器元件。易失性存儲器元件還用于可編程邏輯器件集成電路。 易失性存儲器元件會遭受公知為軟錯誤翻轉的現(xiàn)象。軟錯誤翻轉事件由嵌入在集成電路及其封裝內的宇宙射線和放射性雜質引起。宇宙射線和放射性雜質生成高能量原子粒子，比如中子和阿爾法粒子。存儲器元件包含由圖案化的硅襯底形成的晶體管和其他組件。當原子粒子撞擊存儲器元件中的硅時，生成電子空穴對。電子空穴對產(chǎn)生可以使得存儲器元件中充電的節(jié)點放電和存儲器元件的狀態(tài)翻轉的傳導路徑。如果，比如，“I”存儲在存儲器元件中，則軟錯誤翻轉事件可以使得“ I ”變成“O ”。集成電路中的翻轉事件會損壞存儲器元件中存儲的數(shù)據(jù)，并可以對系統(tǒng)性能具有嚴重的影響。在某些系統(tǒng)應用中，比如電信設備的遠程安裝中，修理故障設備是極其困難的。除非集成電路顯示出對軟錯誤翻轉事件的良好的免疫性，否則其將不適合這些類型的應用。
技術實現(xiàn)思路
本專利技術提供具有存儲器單元的集成電路。集成電路可以包括控制存儲器單元陣列的控制電路。控制電路可以包括例如尋址電路、數(shù)據(jù)寄存器電路和讀/與電路等電路。存儲器單元陣列可以包括以行和列布置的存儲器單元組。每個存儲器單元可以具有包括第一、第二、第三和第四類似反相器電路的存儲部分。第一和第三類似反相器電路可以各自具有耦合在正極電源線和接地電源線之間的η溝道晶體管和P溝道晶體管。第一和第三類似反相器電路可以具有分別位于第一和第三類似反相器電路的η溝道和P溝道晶體管的漏極端子處的第一和第三存儲節(jié)點。第二和第四類似反相器電路可以分別具有耦合在正極電源線和接地電源線之間的第一和第二 P溝道晶體管以及第一和第二 η溝道晶體管。第二類似反相器電路的第一和第二 P溝道晶體管可以串聯(lián)連接，而第二類似反相器電路的第一和第二 η溝道晶體管可以串聯(lián)連接。第四類似反相器電路的第一和第二 P溝道晶體管可以串聯(lián)連接，而第四類似反相器電路的第一和第二η溝道晶體管可以串聯(lián)連接。第二和第四類似反相器電路可以分別具有位于第一 P溝道和第一 η溝道晶體管的漏極端子處的第二和第四存儲節(jié)點。如果需要，多于或少于四個類似反相器電路可以用來形成存儲器單元的部分。第一和第三類似反相器電路的P溝道晶體管可以具有分別連接到第四和第二存儲節(jié)點的柵極端子。第一和第三類似反相器電路的η溝道晶體管可以具有分別連接到第二和第四存儲節(jié)點的柵極端子。第二和第四類似反相器電路的第一 P溝道晶體管可以具有分別連接到第一和第三存儲節(jié)點的柵極端子。第二和第四類似反相器電路的第一η溝道晶體管可以具有分別連接到第三和第一存儲節(jié)點的柵極端子。第二和第四類似反相器電路的第二P溝道晶體管可以具有由真實地址信號控制的柵極端子。第二和第四類似反相器電路的第二η溝道晶體管可以具有由互補地址信號(即所述真實地址信號的反相版)控制的柵極端子。帶有使用這種類型的布置連接的存儲電路部分的存儲器單元可以顯示出軟錯誤翻轉免疫性。在一種合適的布置中，兩個地址晶體管可以耦合在第三存儲節(jié)點和數(shù)據(jù)線之間。兩個地址晶體管可以包括η溝道地址晶體管和P溝道地址晶體管。η溝道和P溝道存 取晶體管可以具有分別由真實和互補地址信號控制的柵極端子。兩個讀/寫存取晶體管可以耦合在第二存儲節(jié)點和數(shù)據(jù)線之間。兩個存取晶體管可以包括η溝道和P溝道讀/寫晶體管。η溝道和P溝道讀/寫晶體管可以具有分別由真實和互補讀/寫使能信號控制的柵極端子。如果需要，地址和存取晶體管可以連接到任意數(shù)目的存儲節(jié)點。可以使用任意數(shù)目的地址晶體管對存儲器單元進行寫入。可以使用任意數(shù)目的存取晶體管對存儲器單元進行讀或寫。如果需要，讀緩沖器電路可以用來提供加強的讀穩(wěn)定性。讀緩沖器電路可以具有讀晶體管，該讀晶體管具有連接到內部存儲節(jié)點之一的柵極端子。使用這種途徑連接的讀緩沖器電路不會在讀操作期間提供任何讀干擾(比如，在內部節(jié)點處不存在電壓升高)。數(shù)據(jù)可以被寫入存儲器單元或從存儲器單元讀取。在寫操作期間，可以使地址信號有效以關斷第二和第四類似反相器電路中的第二 η溝道和P溝道晶體管，從而將第二和第四類似反相器電路置為三態(tài)模式。在讀期間停用這些晶體管可以消除任意競爭電流，并且可以允許地址和存取晶體管具有最小尺寸，并且仍能夠對存儲器單元進行寫入。在讀操作期間，可以使地址信號無效，從而允許第四類似反相器電路正常運轉以保持其當前狀態(tài)。在讀操作期間可以使能讀存取晶體管以根據(jù)存儲的比特值來對數(shù)據(jù)線充電或放電。根據(jù)附圖和以下具體實施方式將更清楚本專利技術的進一步的特征、其性質和各種優(yōu)點。附圖說明圖I示出根據(jù)本專利技術一個實施例的說明性的存儲器元件陣列的圖示。圖2示出根據(jù)本專利技術的一個實施例的帶有兩個傳輸門的說明性存儲器單元的電路圖。圖3示出根據(jù)本專利技術的一個實施例的說明存儲器單元寫操作的時序圖。圖4示出根據(jù)本專利技術的一個實施例的說明存儲器單元讀操作的時序圖。圖5示出根據(jù)本專利技術的一個實施例的帶有P溝道地址晶體管和P溝道讀/寫存取晶體管的說明性存儲器單元的電路圖。圖6示出根據(jù)本專利技術的一個實施例的帶有η溝道地址晶體管和η溝道讀/寫存取晶體管的說明性存儲器單元的電路圖。圖7示出根據(jù)本專利技術的一個實施例的帶有P溝道地址晶體管和η溝道讀/寫存取晶體管的說明性存儲器單元的電路圖。圖8示出根據(jù)本專利技術的一個實施例的帶有兩個寫傳輸門和讀晶體管的說明性存儲器單元的電路圖。圖9示出根據(jù)本專利技術的一個實施例的帶有地址傳輸門和η溝道讀/寫存取晶體管的說明性的存儲器元件的電路圖。圖10示出根據(jù)本專利技術的一個實施例的帶有兩個寫傳輸門和讀緩沖器電路的說明性的存儲器元件的電路圖。 圖11示出根據(jù)本專利技術的一個實施例的將數(shù)據(jù)寫入存儲器單元的說明性步驟的流程圖。圖12示出根據(jù)本專利技術的一個實施例的從存儲器單元讀數(shù)據(jù)的說明性步驟的流程圖。具體實施例方式本專利技術涉及抵抗軟錯誤翻轉事件的集成電路存儲器元件和使用這種存儲器元件的方法。該存儲器元件，有時被稱作單元，可以包含任何合適數(shù)目的晶體管。存儲器元件可以用于使用存儲器的任何合適的集成電路中。這些集成電路可以是存儲器芯片、帶有存儲器陣列的數(shù)字信號處理電路、微處理器、帶有存儲器陣列的專用集成電路、可編程集成電路或任何其他合適的集成電路，所述可編程集成電路比如可編程邏輯器件集成電路，其中存儲器元件用于配置存儲器。在比如存儲器芯片的集成電路或需要存儲器來存儲處理數(shù)據(jù)的其他電路中，存儲器元件可以用來實現(xiàn)靜態(tài)隨機存取存儲器(RAM)單元的功能并且有時被稱作SRAM單元。在可編程邏輯器件集成電路的情況下，存儲器元件可用來存儲配置數(shù)據(jù)，并且因此有時在這種情況下被稱作配置隨機存取存儲器(CRAM)單元。圖I示出了可本文檔來自技高網(wǎng)...

【技術保護點】

【技術特征摘要】
【國外來華專利技術】...

【專利技術屬性】
技術研發(fā)人員：T·H·懷特，
申請(專利權)人：阿爾特拉公司，
類型：
國別省市：